[发明专利]具有内部自测试的电路

说明书

本发明涉及一种具有内部自测试的电路，并且特别涉及一种具有改善的测试可能性的芯片卡内的集成电路。

尤其为了对集成电路进行逻辑测试，通常要采用软件测试进行功能测试，或采用硬件测试进行结构测试。

图4示出了利用常规软件测试对复合电路1进行测试的测试装置方框图。图4中，参考符号ET表示外部测试装置，该装置通过标准接口S1与要测试的复合电路1相连接。复合电路1主要由功能电路FS组成，功能电路FS一方面用来控制内在的逻辑电路LM，并且另一方面用来对逻辑电路LM进行功能测试。功能电路FS通过直接接口S2与原本要测试的逻辑电路LM相连，该接口主要表现为与逻辑电路LM的输入端和输出端相连。通常，通过这种直接接口S2的测试访问只能利用寄存器进行，因此它也被称作为“软件或寄存器接口”。为测试复合电路1，外部测试装置ET通过标准接口S1发射不同的测试数据给功能电路FS，该功能电路FS通过直接接口S2对逻辑电路LM进行功能测试。

对于只能对逻辑电路LM实施功能测试的这种常规软件测试，其缺点是具有约60％-70％的相当小的测试覆盖面。这主要在于通过这种常规的功能测试不能达到逻辑电路LM的某些内部区域。

因此，为改善测试覆盖面而研制了图5和图6中所示的硬件测试。

图5示出了另一常规测试装置的方框图，该装置可以通过所谓的硬件测试对要测试的电路进行结构测试。按照图5，要测试的复合电路1主要由逻辑电路LM组成，该逻辑电路LM通过标准接口S1与外界连接。与按照图4中通过标准接口S1进行测试的功能测试相反，图5所示的测试装置另外还具有能对逻辑电路LM进行结构测试的结构接口SS。为实现这种结构接口SS，通常需要5个其它的连接线，该连接线具有输入端和输出端、时钟端和控制端、以及用于激活或去活结构接口SS的端子。在此，结构接口SS可进入逻辑电路LM的内部区域，由此也可达到用常规功能测试很难访问的逻辑区。在按照图5进行常规测试时，通过考虑逻辑电路LM的技术特点而计算出最佳的测试图形，再由外部测试装置ET通过结构接口SS把该测试图形输送给逻辑电路LM。逻辑电路LM对该测试图形的反应通过结构接口SS送往外部测试装置ET，并且在那里进行处理。以这种方式，利用少量的最佳测试图形便可获得极高的达100％的测试覆盖面。

在这种常规测试方法中，缺点是采用了附加的结构接口SS，该接口意味着一方面在敏感的电路中存在安全问题，并且另一方面需要用附加的硬件来运行复合电路1。此外，还提高了复合电路1为进行硬件测试所需要的面积。

图6示出了另一个常规测试装置的方框图，其中为了减少按照图5确定最佳测试图形所花费的计算代价，使用了一种所谓的BIST(内部自测试)。图6所示的常规测试装置与图5所示的常规测试装置基本上是一致的，其中复合电路1却具有一个内部自测试(BIST)作为结构测试装置ST。为运行逻辑电路LM，在此又使用了一个标准接口S1，而内部结构测试装置ST通过简化的结构接口SS’与外部测试装置ET相连接。通常，图6中所用的BIST具有一个所谓的伪随机数发生器以快速地产生测试图形。在此，这种伪随机数发生器以极其简单的方式和方法产生多种测试图形，这些测试图形将通过内部接入点(扫描路径和/或测试点)被提供给原本要测试的逻辑电路LM，并且对相应的结果测试图形进行分析。在此，结果向量优选地在一个未画出的标志寄存器中进行压缩，并且将由此获得的标志与理论值进行比较。与图5所示的测试装置相反，这种由伪随机数发生器产生的测试图形却不会按逻辑电路LM进行最佳化，因此可获得约80％的典型的测试覆盖面。

除了具有较小的测试覆盖面以外，缺点是还有其它的结构接口SS’，该接口还是有安全问题，而且在复合电路1中对附加硬件(BIST)还具有极高的面积需要量，该面积需要量总计为复合电路1总面积需要量的10％。

特别对于在所谓的芯片卡中所使用的集成电路，外部端子或接口的数量却表明有大的问题。准确地说，这样的芯片卡已经具有固定给出的标准接口，该接口具有不可变更的固定数量的端子。此外，特别在使用所谓的币值卡时，提供其它的接口表明有不可接受的危险性，因为需要可靠地阻断对内在逻辑电路的非法操作。

因此，本发明所基于的任务在于创造一种具有内部自测试的电路，该电路在使用固定给出的外部接口时还能以简单的方式改善要测试的电路的测试覆盖面。

按照本发明，该任务由权利要求1给出的特征部分来解决。