[发明专利]半导体器件

说明书

技术领域

本发明涉及半导体器件，特别是涉及与该器件的差动放大工作有关的部分。

背景技术

在本说明书中参照的文献目录如下所示，并在参照文献上加上文献编号。“文献1”：日本平成6年公开的6-309872号专利公报(对应的美国专利为USP 5,412,605号)；“文献2”：超大规模集成电路存储器，pp.161-167；伊藤清男著，培风馆，1994年11月5日发行第一版；“文献3”：T.Yamada et a1.，ISSCC91Dig.Tech.Papaers，pp.108-109，1991；“文献4”：H.Hidaka et al.，IEEEJournal of Solid State Circuit，Vol.27，No.7，(1992)，pp.1020-1027；“文献5”：日本昭和63年公开的63-211191号专利公报；“文献6”：Eto et al.，ISSCC98 Dig.Tech.Papaers，pp.82-83，1998。

在“文献1”中记载了在DRAM中，为了使当电源电压低电压化时的读出放大器工作稳定化，读出放大器驱动初期在CMOS读出放大器的源极节点上加上比最终的放大电压(例如GND)大的电压(例如比GND低的负电压)的技术。这个方法因为具有用比最终在位线上的放大电压大的电压驱动读出放大器的期间所以称为“过激励”。

“文献2”主要记载了动态随机存取存储器(DRAM)，在它的161～167页中概述了作为“读出电路”的用于放大来自存储单元的微小信号的电路。特别是163～164页中记载了作为“(2)电流分配型读出放大器的驱动”的多个读出放大器的高速驱动的方法。即，通过网状配线供给用于驱动读出放大器的电源电压(等于数据线的最终放大电压)，通过分散配置的驱动用MOSFET(例如每4个读出放大器具有1个驱动用MOSFET)驱动多个读出放大器。此外，“文献3”和“文献4”是在“文献2”中作为上述技术的原著引用的文献。

本专利申请发明者等为了使过激励用电路实际适用于必须用低电压电源工作的大容量DRAM，对在本专利申请前在DRAM中的电压读出放大器及其过激励驱动电路的实际配置进行了研讨。

图25表示具有在本专利申请前研讨过的过激励驱动电路的DRAM电路的主要部分。这个电路利用比数据线的高电平“H”电压(VDL)大的电压VDH对P侧公用源极线CSP进行过激励驱动。这个过激励驱动电路通过设置在P侧公用源极线一端的1个PMOS晶体管QDP1，从CSP的一端供给过激励电压VDH。当考虑附加过激励驱动电路时，这样地将过激励驱动电路设置在CSP的一端从减少电路面积方面来看是希望的。

在图26中表示了图25的读出放大器工作时的公用源极线CSP的工作波形和数据线的工作波形。在读出放大器开始放大前，使数据线和公用源极线预充电到VDL/2。SP1具有低电平，使QDP1成为导通状态，向公用源极线CSP供给VDH时，相对VDH的供给节点，SAn处在最近端，SA1成为最远端。使数据线“H”电平侧高速地达到VDL但不超过VDL那样地设定导通QDP1时间即过激励时间Tod。

图26(a)是在读出驱动器的近端即SAn使Tod最佳化的情形，又图26(b)表示在远端即SA1使Tod最佳化的情形。如图26(a)所示，由于在近端最佳化和读出初期从公用源极线流向各SA的电流，引起公用源极线上的电压下降。另一方面，在远端，在建立起充分的电压(CSP(1))前处于断开状态，不能得到所希望的充分高的有效的栅极电压。即数据线(D1t，D1b)进行低速工作。相反地，如图26(b)所示，在远端(SA1)最佳化时，在近端会加强过激励效果，数据线电压变到VDL以上。因此，电力消耗增加。如上所述，因为本专利申请发明者等的研究，由于公用源极线的电阻使电压下降，由于读出放大器的位置使读出速度降低，从而使电力消耗增加这个事实变得很清楚了。

另一方面，在“文献2”～“文献4”中研讨了电流向读出放大器的公用源极线集中和与此相伴产生的电压效果，但是没有考虑对读出放大器的过激励电路的适用性。

即，本专利申请发明的一个目的是要解除当过激励时多个读出放大器之间的驱动不均匀。本专利申请发明的另一个目的是要解除过激励电路的不均匀，并减少包含读出放大器的布局面积的增加。

本发明的揭示