[发明专利]半导体器件中的列晶体管

说明书

本发明涉及一种于存储器中的半导体列晶体管，具体地说，涉及一种半导体器件中的列晶体管，其将位线上的数据传送至本地数据线，或者将本地数据线上的数据传送至位线，且其被做成有效地提高器件封装密度的布局。

在存储器中，一读出放大器的布局面积通常由存储器单元的尺寸决定。由于这个原因，随着存储器封装密度越增大，存储器单元的尺寸越减小，且正比于该存储器单元的尺寸减小，读出及放大于存储器单元中的数据的读出放大器的尺寸也越减小。此读出放大器的尺寸减小同时降低读出放大器的驱动性能。极为重要的是提高该存储器的操作频率以对应于近期微处理器的操作频率，微处理器的操作频率远远超过存储器的操作频率。本发明提出一种用于增强读出放大器的驱动性能的方法，作为一种用于提高存储器的操作频率的方法。本发明还提出一种用于作成有效布局位于位线与本地数据线之间的列晶体管的有效布局方法，用于使位于位线之间的读出放大器的布局面积最大。

图1说明相关技术的列晶体管的电路图，它显示了列晶体管的一个例子，每个晶体管具有2.28微米的宽度。

成对的多条位线Biti、BitBi、Bitj、与BitBj布置于一个方向上，而多个本地数据(总线)线LDBi、LDBBi、LDBj、与LDBBj连接至列晶体管(CT1～CT8)。如图所示，在位线Biti上的数据由列晶体管CT1与CT5通过节点N1与N2传送到本地数据线LDBi，在位线Bitj上的数据由列晶体管CT2与CT6通过节点N3与N4传送到本地数据线LDBBj，在位线BitBi上的数据由列晶体管CT3与CT7通过节点N5与N6传送到本地数据线LDBBj，而在位线BitBj上的数据由列晶体管CT4与CT8通过节点N7与N8传送到本地数据线LDBj。也就是存在下列数据传送路径：Biti→CT1→LDBi、Bitj→CT2→LDBBj、BitBi→CT3→LDBBi、及BitBj→CT4→LDBj。

参照图2和图3来说明此类列晶体管的布局。

矩形有源区10是以方格图案而布置于半导体衬底上。其中四个相邻有源区10构成一组。每个有源区10具有一栅极12，交叉二次，各具有1.14微米的宽度而作成总宽度为2.28微米，且构成一组的四个栅极12连接到一起，以分别形成列晶体管CT1～CT4。位线14，Biti、Bitj、BitBi、与BitBj在一个方向上依序布置在介于相邻有源区10之间的上部与下部二侧，每条位线14经由二个接触BC而与有源区10接触。本地数据线16，LDBi、LDBBj、LDBBi、与LDBj，沿垂直于位线14的方向排列，且两条本地数据线16重叠在有源区10。每条本地数据线16通过一本地数据线接触LDBC而与列晶体管CT1～CT4的有源区10接触。用金属布线18和金属接触MC使列晶体管CT1～CT4的栅极12相互连接。重复上述的结构。

由于现有技术的列晶体管不能减小连接至读出放大器的列晶体管的面积，结果难以在一给定面积内做出读出放大器的有效布局，因此无法得到高密度封装的器件以及操作性能的增强。

因此，本发明针对一种半导体器件中的列晶体管，其基本上解决了由于现有技术的限制与缺点所引起的一或多个问题。

本发明的一个目的是提出了一种制作列晶体管的布局的方法，其有利于高密度封装器件并且增强了其操作特性。

本发明的另外的特征与优点将在随后的说明中说明，且部分将由说明而明了，或者可由本发明的实施而得知。通过说明书与权利要求书以及附图所特别指出的结构，可以理解并得到本发明的目的与其它优点。

为达到这些和其它优点，且根据本发明的目的，如所实施及广义说明的，这种半导体器件中的列晶体管包括：读出放大器，其连接至本地数据线与位线，其中列晶体管的源区或漏区与相邻读出放大器的列晶体管的有源区的源区或漏区共用。

该列晶体管的栅极在列晶体管的有源区弯折，从而增大晶体管的宽度，栅极弯折成“匚”形，连接至一读出放大器的列晶体管的所有栅极共用，栅极与金属布线在一点接触，且列晶体管的有源区与二条位线及一条本地数据线接触。

在本发明的另一个方面，提出了一种半导体器件中的列晶体管，包括：多组四个方形有源区的正交矩阵；栅极，具有与该组重叠的弯折部位，且连接至金属布线，与连接至同一读出放大器的列晶体管共有；位线，其中四条被延伸到一个有源区，且仅其中二条与该有源区接触；及本地数据线，沿垂直位线的一个方向上延伸，其中二条被延伸到有源区，且仅其中一条与该有源区接触。

栅极弯折成“匚”形。