[发明专利]半导体装置的制造方法和半导体装置

说明书

本发明涉及半导体装置的制造方法和半导体装置的结构，特别是涉及MISFET(金属绝缘栅半导体场效应晶体管)的栅电极的形成方法及其结构。

伴随半导体装置的微细化，MISFET的栅长越来越短，与此相随，栅电极的薄层电阻及接触电阻越来越大。如果这些电阻变大，则除了电路的工作速度变慢外，还引起以下的问题。例如，在DRAM(动态随机存取存储器)中，为了补偿因布线剖面积的缩小引起的布线电阻的上升，必须缩短字线的长度，因此，能与1条字线连接的存储单元的数目变少。因此，由于增加必要的字线的条数或读出放大器等的外围电路的个数，故芯片面积增加。其结果，由于每一片晶片的芯片个数减少，故导致制造成本的上升。

因此，在现有的MISFET中，使用了栅电阻比只由掺杂多晶硅构成的栅电极(所谓的多晶硅栅)的栅电阻小的、形成掺杂多晶硅层和金属硅化物层的2层结构的栅电极(所谓的多晶硅硅化物栅)。例如，使用了形成掺杂多晶硅层和硅化钴(CoSi₂)层的2层结构或掺杂多晶硅层和硅化钨(WSi_x(2.2≤x≤2.7))层的2层结构的栅电极。

但是，在栅长被微细化为0.12微米以下的MISFET中，由于即使是多晶硅硅化物栅，其栅电阻也大，故不能充分地谋求作为半导体装置的微细化的目的之一的电路工作的高速化。因此，提出了栅电阻比多晶硅硅化物栅的栅电阻更小的、形成多晶硅层、阻挡层和金属层的3层结构的栅电极(所谓的多晶硅金属栅)。

图29是示出现有的具备多晶硅金属栅的半导体装置的结构的剖面图。在硅衬底100的上表面上经栅绝缘膜101形成了按下述顺序层叠了掺杂多晶硅层102、阻挡层103、金属层104、阻挡层105和绝缘层106的层叠结构。再有，在图29中，省略了元件隔离绝缘膜及源、漏区等的记载。

在掺杂多晶硅层102中，以高浓度(约1×10²⁰～8×10²⁰/cm³)导入了杂质。具体地说，在表面沟道型的N型MOSFET或埋入沟道型的P型MOSFET中，导入了磷或砷等的n型杂质，在表面沟道型的P型MOSFET或埋入沟道型的N型MOSFET中，导入了硼等的p型杂质。

使用了钨等作为金属层104，使用了氮化钨(WN)或氮化钛(TiN)等的由金属的氮化物构成的阻挡金属等。在掺杂多晶硅层102内的硅原子和金属层104内的金属原子因热处理而互相扩散、反应且在两层的界面附近形成了金属硅化物的情况下，由于金属硅化物的电阻比金属的电阻大，故通过在金属层内的一部分中形成金属硅化物，作为整体来说，多晶硅金属栅的电阻也变大。阻挡层103是为了抑制这样的现象的发生而设置的。

但是，在图29中示出的现有的具备多晶硅金属栅的半导体装置中，存在以下的问题。如上所述，在掺杂多晶硅层102中，以高浓度导入了杂质。但是，在半导体装置的制造工序中进行了热处理的情况下，被导入到与阻挡层103的界面附近的掺杂多晶硅层102内的杂质热扩散到阻挡层103内。此外，被导入到与栅绝缘膜101的界面附近的掺杂多晶硅层102内的杂质热扩散到栅绝缘膜101内。其结果，在上述各界面附近的掺杂多晶硅层102的杂质浓度下降，产生被杂质掺杂的层的局部的耗尽化，在该部分中电阻上升。因而，存在作为整体多晶硅金属栅的电阻也变大的问题。

此外，在阻挡层103内的金属原子因热处理而扩散到掺杂多晶硅层102内的情况下，或掺杂多晶硅层102内的硅原子因热处理而扩散到阻挡层103内的情况下，硅原子与金属原子互相反应，形成金属硅化物。如果该金属硅化物在掺杂多晶硅层102与阻挡层103的界面附近均匀地被形成，则没有问题，但实际上是局部地被形成。因此，存在上述界面的接触电阻上升、作为多晶硅金属栅整体的电阻也上升的问题。而且，由于金属层104内的金属原子与掺杂多晶硅层102内的硅原子通过阻挡层103互相扩散，也可产生该问题。

本发明是为了解决这样的问题而进行的，其目的在于，关于具备形成按下述顺序层叠了半导体层、阻挡层和金属层的层叠结构的多晶硅金属栅的半导体装置，得到即使在被导入到半导体层内的杂质扩散到阻挡层内或栅绝缘膜内的情况下也能抑制因被杂质掺杂的层的局部的耗尽化引起的栅电阻的上升的半导体装置的制造方法和半导体装置的结构。