[发明专利]在处理器之间同步传输数据的方法

说明书

本发明涉及一种在至少两个处理器之间同步传输数据的方法，其中一个第一处理器对一个第二处理器的存取是通过一个二进制存取信号指示的，该存取信号为进行存取的指示，从一个用于所述存取处理器的时钟信号的时钟周期的第一状态转换到一个第二状态，即存取状态。通过所述第二处理器的一个时钟信号的扫描脉冲波前缘对所述存取信号进行扫描，识别出所述存取状态后，从第二处理器出发执行对应于存取方式所必需的操作，并且在所述第二处理器对操作执行完毕后，通过一个二进制确认信号，向所述存取处理器指示该操作，所述确认信号从一个用于特定时间长度的第一状态转换到一个第二状态，即确认状态，其中的确认信号通过所述存取处理器对时钟信号的扫描脉冲波前缘进行扫描，并且在识别出所述确认状态后结束存取。

这样一种由具有不同时钟频率处理器组成的电路例如用在本申请人的电子式数字选择系统(“EWSD”)中的所谓矩阵控制器组件上。所述EWSD被分成不同的子系统，其中最重要的子系统如下(参见：“远程通信技术”，Otfried Georg，施普林格出版社1996，317至318页，以及“数字中继系统EWSD”，Langner K．，Bevier W．，2／3，93，德国远程通信教材46∶48-60／110-125)：·所谓的数字用户单元(DLU“数字用户线设备”)，·用于连接用户线路和连接线路的接口组(LTG“线路／中继线群”)，·所谓的数字耦合网(SN，“交换网络”)用于连接的建立，·用于控制中央信号发送通道网络的功能单元(CCNC“共用通道信号网络控制”)，以及·一个配位处理器(CP，“配位处理器”)，用于流量引导，分区，备份切换等，属于CP的还有用于操作和维护的本地装置。

所述矩阵控制器组件是数字耦合网的中心组成部分。该组件的主要任务是，通过一个具有8192MHz时钟频率的HDLC线路(“高级数据链路控制规程”)对来自／通向一个所谓通信分线器的命令进行处理，在对所述通信分线器的参考时钟进行监视以及在对由8个矩阵模块组件MATM的控制中，采用具有2048MHz时钟频率的HDLC线路。所以矩阵模块控制器组件用于将这8个矩阵模块组件组成的耦合矩阵连接到EWSD中继站的控制装置上，其中通过所述耦合矩阵实现用户连接的接通。

迄今为止，为实现矩阵控制器组件的任务，例如为实现HDLC接口，采用一种由一个处理器以及由一个与HDLC接口数量相等的HDLC控制器器件组成的组件。

与此相比，所述矩阵控制器组件例如使用了一个具有50MHz时钟频率以及两个分别具有25MHz时钟频率的处理器组成的组件，其优点是所述HDLC接口的实现方式简单、成本低。较高时钟频率处理器通过HDLC接口以8192MHz与通信分线器相连，所述两个较低时钟频率处理器分别具有4个2048MHz的HDLC接口，通过该接口可与所述矩阵模块器件相连。

在具有不同主频处理器的协同工作中，当然会产生问题，当较高时钟频率处理器进行一次存取时，例如一次在较低时钟频率处理器的寄存器中进行写／读取时，由于时钟频率不同的缘故，较低时钟频率的处理器不能识别进行存取操作的处理器的存取信号的存取状态，所以不能产生动作。

本发明的任务是，提供一种方法，使得具有不同时钟频率处理器之间的通信能够同步实现。

以上任务通过本发明所述方法得到解决，该方法的特征是，对一个具有较高时钟频率的第一处理器进行存取时，通过一个匹配逻辑电路，从所述存取处理器的至少一个输出信号中产生一个新的二进制存取信号，用于具有较低时钟频率的第二处理器，该处理器的信号波形的构成方式是，其存取状态位于第二处理器的时钟信号的至少一个扫描脉冲波前缘的范围内。

通过本发明所述方法产生了一个新的存取信号，其中的信号波形构成方式是，所述存取状态位于被执行存取操作的处理器的一个扫描脉冲波前缘的范围内。所述具有较低时钟频率的处理器可发生动作，并且在不同时钟频率处理器之间可建立通信和数据交换。

在一种有利的方法中，使用了一个匹配逻辑电路，它由至少一个可逻辑编程的器件构成。采用这样一种可逻辑编程的器件，例如PLD(“可编程逻辑器件”)或者EPLD(“可擦写可编程逻辑器件”)，可实现所述矩阵控制器组件的紧凑设计结构以及降低这种组件的制造成本。

在一种经过试验的方法中，所述新的存取信号是从所述存取处理器的一个二进制芯片选择信号中产生的，该信号在存取时从一个用于至少所有存取时间的一个第一状态转换到一个第二状态。通过使用芯片选择信号可将实现开销维持在相对较小的程度上。