[发明专利]备有高速信息包数据输入的半导体存储器

说明书

本发明涉及半导体存储器，特别是涉及以信息包(packet)的形式接收指令和地址的输入的半导体存储器。

随着微处理机的高速化，要求作为其主存储用的半导体存储器也进一步高速化。近年来，为了谋求工作的高速化，使半导体存储器发生变化，以便与从外部供给的时钟信号同步地进行数据的接收与发送。另外，也有用时钟信号的上升边和下降边的两者的边缘进行数据的取入的半导体存储器。另外，还存在这样一种半导体存储器，即，使用速度非常高的时钟信号，利用总线宽度窄的地址总线、数据总线，在内部对以信息包的形式传递的数据和地址进行译码并存储的半导体存储器。

图14是简略地表示以信息包的形式对指令和地址进行存取的现有的半导体存储器601的结构框图。

参照图14，半导体存储器601包含：接收以信息包的形式作为数据信号DQ0～DQ17供给的数据的数据端子组602、接收从外部供给的相辅的时钟信号Ext.clkA,/Ext.clkA的时钟端子对604、接收相辅的外部时钟信号Ext.clkB/Ext.clkB的时钟端子对606、行相关的指令及地址作为信息包形式的信号RQ5～RQ7供给的输入端子组603、列相关的地址信号及指令作为信息包形式的信号RQ0～RQ4供给的输入端子组605。

半导体存储器601还包含：接收外部时钟信号Ext.clkA,/Ext.clkA、Ext.clkB,/Ext.clkB，输出内部时钟信号clkA、clkB的DLL电路610；在写入数据时，根据内部时钟信号clkB把以信息包的形式供给的数据变换成通常的数据形式输出给数据端子组602，在读出数据时，根据内部时钟信号clkA把从内部以通常的数据形式供给的数据变换成信息包形式输出给数据端子组602的数据输入输出控制电路624；以及在写入数据时存储由数据输入输出电路624供给的数据，在读出数据时把存储的数据输出给数据输入输出控制电路624的DRAM核心626。

半导体存储器601还包含：根据内部时钟信号clkB，接收以信息包形式供给输入端子组603的行相关的指令和地址，进行串并变换的串并变换电路618；接收以信息包的形式供给输入端子组605的列相关的地址信号及指令，进行串并变换的串并变换电路620；接收根据内部时钟信号clkB由串并变换电路618、620供给的变换成了并行信号的数据并进行译码，在必要的时刻把ACT、RD、WR、PRE等指令信号供给DRAM核心626的接口电路622。

半导体存储器601与时钟信号的上升边和下降边两者的边缘同步地与外部进行数据的存取。如果供给信息包形式的指令码，则在内部进行译码，一定时间后输出读出数据，或者接收写入数据并写入内部。

以图14所示的信息包形式输入地址等的半导体存储器备有在现有的存储器中不能安装的对信息包数据进行译码的接口电路。

在现有的半导体存储器中，虽然能实施在内部自动地进行存储器阵列测试的内部自测(BIST)，但在内部不能自动地进行这样的接口电路的测试。

在以信息包形式输入地址等的半导体存储器中，使总线幅度变窄，与该变窄的部分相当，高速地从外部接收数据。因此，为了进行工作确认，需要工作频率超过600MHz的能高速工作的测试器。这样的高速测试器非常昂贵，检查费用多半反映在半导体存储器的制造成本上。

该发明的目的在于提供一种即使使用工作频率低的现有级别的测试器也能进行工作确认的半导体存储器。

简要地说，该发明是从外部接收信息包形式的地址信号及指令信号进行工作的半导体存储器，它备有测试时钟发生电路、内部信息包发生电路、串并变换电路、以及存储电路。

测试时钟发生电路接收从外部供给的时钟信号，在测试模式时发生具有时钟信号以上的频率的内部时钟信号。内部信息包发生电路在测试模式时根据内部时钟发生信息包形式的地址信号及指令信号。串并变换电路在通常模式时从外部接收信息包形式的地址信号及指令信号，在测试模式时将从内部信息包发生电路接收的地址信号及指令信号中分别包含的按时序串行输入的多个数据重新排列成并行的多个数据后输出。存储电路接收串并变换电路的输出并进行译码、根据输出与地址信号及指令信号相对应的控制信号的接口电路的输出进行存储工作。

如果根据该发明的另一方面，则半导体存储器备有第1内部电路、第2内部电路、监视电路。

第2内部电路接收第1内部电路的输出。监视电路保存对应于从外部供给的触发信号的时刻的第1内部电路的输出，将保存结果输出到外部。