[发明专利]备有高速信息包数据输入的半导体存储器

权利要求书

1．一种半导体存储器，其特征在于备有：

接收从外部供给的时钟信号，在测试模式时发生具有上述时钟信号以上频率的内部时钟信号的测试时钟发生电路(10、16)；

在上述测试模式时，根据上述内部时钟，发生信息包形式的上述地址信号及上述指令信号的内部信息包发生电路(30)；

在通常模式时，从外部接收信息包形式的上述地址信号及上述指令信号，在上述测试模式时，从上述内部信息包发生电路接收信息包形式的上述地址信号及上述指令信号，将分别包含在上述地址信号及上述指令信号中的按时序串行输入的多个数据重新排列成并行的多个数据后输出的串并变换电路(18、20)；

接收上述串并变换电路的输出并进行译码，输出与上述地址信号及上述指令信号相对应的控制信号的接口电路(22)；以及

根据上述接口电路的输出进行存储工作的存储电路(26)。

2．根据权利要求1所述的半导体存储器，其特征在于：还备有在通常工作时，输入上述地址信号及上述指令信号的多个输入端子(3、5)，

上述内部信息包发生电路包含：

在上述测试模式时，对上述内部时钟进行计数的计数器电路(42)；

根据上述计数器电路的计数值，发生分别对应于与上述指令信号及上述地址信号的测试用的指令信号及测试用的地址信号的译码电路(44)；

分别对应于上述多个输入端被设置、在从外部供给了上述指令信号及上述地址信号的情况下，根据上述测试用的指令信号及上述测试用的地址信号输出与从上述各输入端输入的多位数据相等的数据的多个读出专用存储器(46#0～46#7)；以及

在上述测试模式时，分别接收上述多个读出专用存储器的输出，变换成按时间序列串行的数据，从上述多个输入端分别对朝向上述串并变换电路的多个输入路径输出的多个并串变换电路(48#0～48#7)。

3．根据权利要求2所述的半导体存储器，其特征在于：

上述并串变换电路包含：

接收对应的上述读出专用存储器输出的数据中包含的位数据中的应在时间序列中按奇数序号输出的位数据后按时间序列串行地输出的第1并串变换电路(154)；

接收对应的上述读出专用存储器输出的数据中包含的位数据中的应在时间序列中按偶数序号输出的位数据后按时间序列串行地输出的第2并串变换电路(156)；以及

使上述第1、第2并串变换电路的输出根据上述内部时钟信号交替地输出的选择器(158)。

4．一种半导体存储器，其特征在于，备有：

第1内部电路(44)；

接收上述第1内部电路的输出的第2内部输出电路(46#0～46#7)；以及

保存在与从外部供给的触发信号对应的时刻的上述第1内部电路的输出，把保存结果输出到外部的监视电路(402～408、416、410～414)。

5．根据权利要求4所述的半导体存储器，其特征在于：

上述第1内部输出电路输出多个内部信号，

上述监视电路包含：

分别根据上述触发信号保存上述多个内部信号的多个保存电路(402～408)；以及

检测上述多个保存电路的保存结果是否是所期待的结果，并输出到外部的输出电路(416、410～414)。

6．根据权利要求5所述的半导体存储器，其特征在于：

上述输出电路包含：

使上述多个保存电路中预期保存低电平的保存电路的输出倒相的倒相器(410～414)；以及

接收上述倒相器的输出及上述多个保存电路中期待预期高电平的保存电路的输出的”与”电路(416)。

7．根据权利要求5所述的半导体存储器，其特征在于：

上述保存电路包含：

根据上述触发信号导通后将上述内部信号传递给保存节点的第1开关电路(328、331)；

根据复位信号，使上述保存节点与初始化电平耦合的第2开关电路(336)；以及

保存上述接点的电平的锁存电路(332、334)。