[发明专利]同步型半导体存储器

说明书

本发明涉及同步型半导体存储器，特别涉及取入与时钟信号同步的多个外部控制信号，响应于该取入的外部控制信号，在多个工作状态间转换的同步型半导体存储器。

在半导体存储器中，有与时钟信号同步工作的同步型半导体存储器和非同步型半导体存储器。例如，非同步型DRAM(动态随机存取存储器)非同步地取入作为表示工作模式指令的RAS(行地址选通脉冲)信号、CAS(列地址选通脉冲)信号、WE(写入启动)信号等外部控制信号。DRAM内的控制信号发生器使用非同步的S-R触发电路、延迟电路等，按照该取入指令产生各种内部控制信号。内部控制信号是读出来自存储单元阵列的数据或在存储单元阵列中写入数据的信号，例如，把行地址信号锁存在行地址缓冲器中的RAL(行地址锁存)信号，激活行解码器的RADE(行地址启动)信号，激活字线驱动器的WLE(字线启动)信号，把列地址信号锁存在列地址缓冲器中的CAL(列地址锁存)信号，激活列解码器的CDE(列解码器启动)信号等。

如果RAS信号被激活，那么RAL信号被激活，以该RAL信号的边缘为基准，RADE、WLE信号等的行系统的内部控制信号被连锁地激活。此外，如果RAS信号进行非激活，那么WLE信号进行非激活，以该WLE信号的边缘为基准，行系统的内部控制信号进行连锁地非激活。

另一方面，SDRAM(同步动态随机存取存储器)取入与时钟信号同步的RAS信号、CAS信号、WE信号等外部控制信号，而RAL信号、RADE信号、WLE信号等内部控制信号按与上述非同步型DRAM基本相同的方法连锁地生成。

如上所述，为了在以往的控制信号发生器内连锁地生成内部控制信号，必须有用于准确调节内部控制信号的上升边缘和下降边缘时刻的复杂电路。因此，在设计存储单元阵列结构不同的DRAM的情况下，必须大幅度地变更控制信号发生器的结构。此外，在设计工作模式不同的DRAM的情况下，同样也必须大幅度地变更控制信号发生器的结构。其结果，在设计各种DRAM上需要长的时间。

本发明的目的在于提供具有被简化的控制信号发生器的同步型半导体存储器。

本发明的另一目的在于提供设计工期短的同步型半导体存储器。

按照本发明，与时钟信号同步取入多个外部控制信号，响应于该取入的外部控制信号，在多个工作状态间进行转换的同步型半导体存储器具备存储单元阵列、读出写入电路和控制信号发生器。读出写入电路读出来自存储单元阵列的数据，并且在存储单元阵列中写入数据。控制信号发生器产生用于控制读出写入电路的内部控制信号，并供给读出写入电路。控制信号发生器包括同步电路和时序调整电路。同步电路在与时钟信号同步下响应于外部控制信号产生分别表示多种工作状态的多个状态转换信号。时序调整电路在与时钟信号非同步下响应于状态转换信号产生内部控制信号。

由于上述同步型半导体存储器的控制信号发生器被分成同步电路和时序调整电路两部分，所以工作状态的转换仅由同步电路来控制，而内部控制信号的时序仅由时序调整电路来调整。因此，在存储单元阵列的结构上有变更的情况下，可以仅变更时序调整电路，可以容易地设计与存储单元阵列的多样结构对应的控制信号发生器。另一方面，在工作状态(模式)上有变更的情况下，可以仅变更同步电路，可以容易地设计与多样工作模式对应的控制信号发生器。其结果，可以缩短设计工期。

上述时序调整电路最好使状态转换信号的上升边缘和／或下降边缘延迟，并规定内部控制信号的上升边缘和／或下降边缘。因此，时序调整电路不需要锁存电路，可以主要仅由延迟电路构成。

上述同步型半导体存储器最好还备有响应于时钟信号并产生彼此互补的第一和第二时钟信号的相位时钟发生器。同步电路在第一时钟信号从第一逻辑电平变为第二逻辑电平时激活状态转换信号中的一个信号，产生一个状态转换信号，在第二时钟信号从第一逻辑电平变为第二逻辑电平时激活状态转换信号中的另一个信号，产生与上述一个状态转换信号相比把第一和第二时钟信号延迟半个周期的另一个状态转换信号。

而且，上述时序调整电路最好包括响应于上述一个状态转换信号和上述另一个状态转换信号，并产生内部控制信号的或电路。因此，由于响应于延迟半个周期部分的状态转换信号而生成内部控制信号，所以未设置具有半个周期延迟时间的延迟电路，可以调整该内部控制信号的时序。其结果，可以减小时序调整电路的配置面积。