[发明专利]输出缓冲器电路

说明书

本发明涉及在半导体集成电路中所使用的输出缓冲器电路，特别是涉及由CMOS所构成的输出缓冲器电路。

近年来，随着数字信号处理的高速化，在输出缓冲器电路中要求其高速化。因此，作为现有的输出缓冲器电路，为了高速化而使用电流驱动能力大的晶体管的COMS构成的输出缓冲器电路是公知的。图14是表示现有的输出缓冲器电路的简要构成的电路图。现有的输出缓冲器电路包括：作为前置驱动器的反向器电路91和串联连接驱动能力大的P沟道型MOS晶体管QP0和N沟道型MOS晶体管QN0的最后段的CMOS输出电路。在从P沟道型MOS晶体管QP0和N沟道型MOS晶体管QN0的连接点所引出的最后段的CMOS输出电路的输出端上连接负载电容CL。

下面对现有的输出缓冲器电路的动作进行说明。图15是表示现有的输出缓冲器电路的动作的定时图。在现有的输出缓冲器电路的动作中，当输入反向器电路91的输入信号Vin是“L”电平时，反向器电路91的输出信号A0为“H”电平，P沟道型MOS晶体管QP0关断，N沟道型MOS晶体管QN0导通。由此，负载电容CL为放电状态，输出缓冲器电路的输出信号Vout0为“L”电平。

当输入信号Vin从“L”电平变为“H”电平时，反向器电路91的输出信号A0从“H”电平变为“L”电平，P沟道型MOS晶体管QP0导通，N沟道型MOS晶体管QN0关断。由此，负载电容CL被充电，输出信号Vout0为“H”电平。而且，输入信号Vin从“H”电平再变为“L”电平时，反向器电路91的输出信号A0从“L”电平变为“H”电平，P沟道型MOS晶体管QP0关断，N沟道型MOS晶体管QN0导通。由此，负载电容CL所充电荷被放电，输出信号Vout0为“L”电平。

为了使输出缓冲器电路高速化，在增大作为输出晶体管的P沟道型MOS晶体管QP0和N沟道型MOS晶体管QN0的电流驱动能力的情况下，当负载电容CL较大时，负载电容CL与布线等的电感共振，在输出信号Vout0的上升和下降时，会发生溢出、下溢、阻尼振荡。参照图16来对发生这些阻尼振荡等的原理进行说明。图16是表示输出“L”电平的状态下即N沟道型MOS晶体管QN0导通状态下的现有的输出缓冲器电路的简要等效电路的电路图。

在现有的输出缓冲器电路的等效电路中，N沟道型MOS晶体管QN0用并联连接电流源92和导通电阻Ron的电路来表示。并且，连接在输出缓冲器电路的输出端子93上的负荷侧用串联连接由布线、电路板上的图形和集成电路的连接线等所产生的电感94和负荷电容95的电路表示。由此，包含输出缓冲器电路和负荷侧的等效电路构成LCR共振电路。该LCR共振电路的共振频率f0和共振频率中的θ值用下式表示：

f0=1／(2π·SQRT(LC))

θ=jω0·L／Ron

其中，2πf0=ω0，SQRT(X)表示X的平方根。

为了使输出缓冲器电路高速化，输出晶体管的电流驱动能力越大，输出晶体管的导通电阻Ron越小。由此，θ值变高，输出缓冲器电路中，随输入信号Vin0的“H”电平，“L”电平变化而产生共振，而产生输出信号Vout0的阻尼振荡。

根据上述现有技术，当为了使输出缓冲器电路高速化而过度增大输出晶体管的电流驱动能力时，在输出信号Vout0的上升和下降过程中，产生溢出、下溢、阻尼振荡。由此，在信号传输中，存在发生噪声而成为逻辑电路系统的误动作的原因的可能性，而且，存在发生所谓的不需要的辐射的对其他电子装置造成影响的电波的一个原因的可能性，因此，增大输出晶体管的电流驱动能力是有限度的，而存在不能得到所希望的高速动作的问题。

鉴于上述问题，本发明的目的是提供一种能够降低输出信号的溢出、下溢及阻尼振荡来防止误动作并且驱动能力较大的，高速的输出缓冲器电路。

为了解决上述问题，实现上述目的，本发明所涉及的输出缓冲器电路，具有成为CMOS构成的输出装置，其特征在于，包括：校正装置，配置在输出缓冲器电路的输入端子和上述输出装置之间，当输出给上述输出装置的信号从相对低的第一电位电平上升到相对高的第二电位电平时，使上述信号暂时下降，当上述信号从相对高的第二电位电平降低到相对低的第一电位电平时，使上述信号暂时上升。