[发明专利]维特比解码器和传输设备

说明书

本发明涉及用于根据维特比算法来解码理想树码的维特比解码器，以及涉及用于编码理想传输信息并把该信息传输到具有这种维特比解码器的接收设备上的传输设备。

树码如卷积码，通过这样的码，使得编码增益以稳定方式保持很高，而比率并没有设置很高，其优点在于根据维特比算法的软决策系统被应用到无线电传输系统中的接收端，在无线电传输系统中要求高传输率和高传输品质，而与传输带宽的加宽限制无关。

因此，在使用这种卷积码的移动通信系统和卫星通信系统中，维特比解码器在很多情况下被用于要求价格低、体积小而且低能耗的终端和其他设备中。

图8示出了具有维特比解码器的典型的接收部件结构。

如图8中所示，表示被调制的传输信息的基带信号被输入到去交织部件111的第一输入端。与基带信号同步的时钟信号(下文称作“写时钟信号”)和在未图示的接收部件本地产生的时钟信号(下文称作“读时钟信号”)分别被提供到去交织部件111的第二和第三输入端。去交织部件111的输出端被连接到支路量度获取部件112的输入端上。支路量度获取部件112的第四输出端被连接到ACS-操作部件113的相应输入端上。ACS-操作部件113的第一至第四输出被连接到路径存储器114的写端口上。最大似然判定部件115的相应输入／输出端被连接到路径存储器114的读端口上。在最大似然判定部件115的输出端获得作为最大似然判定结果的传输信息。

去交织部件111由双端口RAM116、计数器117W和计数器117R组成，双端口RAM116的写输入端被输入一个基带信号(如上述)，双端口RAM116的读输出端被直接连接到支路量度获取部件112的输入端，计数器117W的计数输出端被连接到双端口RAM 116的写地址输入端，计数器117W的计数输入端被输入一个写时钟信号，计数器117R的计数输出端被连接到双端口RAM 116的读地址输入端，计数器117R的计数输入端被输入一个读时钟信号。

支路量度获取部件112由支路量度计算单元(BMCU)120₀₀、120₀₁、120₁₀和120₁₁组成，这些支路量度计算单元的输入端并联连接到去交织部件111(双端口RAM 116)的输出端。