[发明专利]逻辑电路及先行进位电路

说明书

本申请是基于1999年3月9日在日本提出的申请号为62346的专利申请中记载的内容的专利申请，依据巴黎公约提出优先权请求，同时将其内容作为本申请的一部分。

本申请又是基于1999年6月30日在日本提出的申请号为186956的专利申请中记载的内容的专利申请，依据巴黎公约提出优先权请求，同时将其内容作为本申请的一部分。

本发明涉及逻辑电路，特别是涉及在多比特的数据串中检索最初出现的0或1的逻辑电路。

另外，本发明涉及构成多比特长的运算器所必要的先行进位(CLA)电路。

在构成计算机的硬件的一种逻辑电路中有称之为0检索电路或1检索电路的电路。这种电路是从上位比特开始按顺序检查2进制数的数据串的比特时检索最初出现的0或1的电路，并被用来作为例如比较数据串大小的比较电路或把0或1输入到两行以上输入行时生成表示最优先排位的高输入行的输出代码的优先权编码器之类的基本电路。

可是，因为在原来的0或1检索电路中多个逻辑门连接为矩阵状或树枝状结构，所以电路构成复杂。而且，从输入到输出之间要通过多个路由，所以处理要花很多时间。

另外，在输入N比特长的输入信号A(a<N-1>、a<N-2>)、…、a<0>，以下表示为a<N-1：0>)和输入信号B(b<N-1>、b<N-2>)、…、b<0>，以下表示为b<N-1：0>)并进行加法运算的加法器中使用CLA电路。在原来的CLA电路中有日本公开专利JP-3-150630所披露的电路。该CLA电路并列进行进位信号输入为「0」的情况和输入为「1」的情况的运算，并根据下位的进位信号值选择输出任一方运算结果，通常把这种电路称之为先行进位电路。

在该文献中，展示出图2所示的电路作为原来的4比特CLA电路。在对输入信号A(a<3：0>)和输入信号B(b<3：0>)的每比特进行加法运算时，分别求出传送信号P<3：0>(a<3：0>与b<3：0>的每比特的异-或运算)、生成信号G<3：0>(a<3：0>与b<3：0>的每比特的与运算)。并且把信号P<3：0>、信号G<3：0>和来自前级的进位CIN输入到CLA电路，然后输出进位信号C<3：0>。

图3中表示具有根据一方的运算结果选择输出的构成的CLA电路的构成，该构成设置有运算来自前级的进位Cin为1的情况的进位信号C<3：0>的CLA1和运算进位Cin为0的情况的进位信号C<3：0>的CLA2，根据进位Cin的值选择输出任意一方作为进位信号C<3：0>。

把图2所示的4比特构成的CLA电路配置成为第1～4比特的组0，把图3所示的CLA电路配置成为第5～32比特的组1～7，由此构成32比特的CLA电路就如图1所示的那样。从组0开始到组1、2、…按顺序生成进位信号C<0>～C<3>、C<4>～C<7>、C<8>～C<11>、…，并向后级传送下去，最后输出进位信号C<28>～C<31>。

但是，在上述的现有的CLA电路中，存在如下的问题。从生成第1比特的进位信号C<0>到生成第32比特的进位信号C<31>所要的计算延迟时间是如图4所示的那样。CLA电路中分别设于从组0到组7的电路CLA1和电路CLA2的运算所要的时间T1是一样的。但是，从组0输出的进位信号C<3>被送入到组1的CLA电路，然后在根据进位信号C<3>选择输出的多路转换器MUX中产生延迟时间T2。因为该延迟时间T2是随着从组1到组7累积而产生出来的，所以，最后产生延迟时间T1+T2*7。因此，原来所存在的问题是随比特数增加，进位运算所要的时间就增大。

为解决上述原来的问题，本发明的目的是提供一种电路构成简单且能够进行高速处理的逻辑电路。

本发明的其他目的是提供一种逻辑电路，这种逻辑电路能够缩短把每m比特的信号P、G、K送到由m比特构成的组内并求出以组为单位的信号PG、GG、KG的计算延迟时间。