[发明专利]半导体结构及其制造方法

说明书

本发明一般来说涉及半导体结构及其制造方法，更具体地说，涉及已减少了在与半导体相邻的电接点之间的电短路的结构和方法。

如在现有技术中已知的那样，随着在半导体基体中的相邻器件之间的尺寸变得越来越小，在相邻接点之间的电短路的可能性增加了。例如，在动态随机存取存储器(DRAM)阵列中的无边界的位线接点由于在多晶硅(poly)的淀积之前进行的湿法清洗的缘故，遇到在金属上包围的介质的大范围和不能控制的扩大的问题。更具体地说，参照图1、2A和3A，其中，示出在其制造的初始阶段中的DRAM阵列9。该阵列9在半导体基体、这里是单晶硅10中形成。这里，该阵列包括槽型电容器C作为存储元件。将每个存储电容器C导电性地连接到与该阵列9中的一个DRAM单元有关的CMOS晶体管T的漏(D)区上。该晶体管T在有源区11的各行中被形成。有源区的各行彼此通过浅槽隔离(STI)区13电隔离。该阵列包括字线WL的各列，该各列提供用于晶体管T的栅电极。这里，在每一行中的相邻的一对晶体管T共用一个共同的的源区S。要将该共同的源区S连接到DRAM阵列的位线上。如在图2A中所指出，在热生长栅氧化层12上形成在其共同行中的两个相邻晶体管T的栅电极叠层15，当然，图中的尺寸不是按比例的。

因此，DRAM单元的阵列包括多个被配置成半导体基体10的表面的被电隔离的有源区11的各行的晶体管T。该晶体管T具有栅叠层18，该栅叠层18被配置成横跨有源区11的各行和源/漏区、这里是源区S的各列，当然，在栅叠层18的各列的相邻对之间的有源区11的区域中，术语源和漏可交换地使用。还要指出，把栅氧化层12配置在硅基体10的整个表面上。这样，在栅叠层18(图1和图2A)的各列下的有源区11的部分上和在栅叠层18(图1和图3A)的各列之间的有源区11的部分上有栅氧化层12的部分。这里，该栅电极叠层15包括掺杂多晶硅的底层14、硅化钨的中间层16和氮化硅的顶层18以及氮化硅侧壁隔离层20。

现在参照图2B和3B，在图1、2A和3A中示出的结构的表面上形成氮化硅层32。其次，淀积金属上的介质层34，一般是硼磷硅玻璃(BPSG)，对其进行热回流(reflow)，以充填任何间隙，使用化学机械抛光(CMP)进行平面化，以生成所示出的结构。当然，BPSG顶部表面可与以后的氮化硅的顶盖18对准，也可不与其对准。再者，为了改善回流，该BPSG具有较高的硼的量，以适应小尺寸器件的回流温度的要求。无论如何，最终淀积掺杂或不掺杂的氧化硅膜36作为垫层，以调节至下一个金属化层的距离。为了制造至由图1中的虚线37示出的源区的“自对准”的接点，涂敷光致抗蚀剂掩模38，并对其进行构图，使其具有在图2B和3B中示出的窗口39。应该指出，该窗口39的宽度W比栅电极叠层15(图2B)之间的间隙稍宽。利用干法刻蚀(例如，各向异性RIE)来刻蚀通过窗口39露出的氧化膜36、BPSG层34叠层的部分，以远高于光致抗蚀剂掩模38或氮化硅32的刻蚀率除去膜36中的二氧化硅和层34中的BPSG。这样，该刻蚀中止于氮化硅层32，如在图2C、3C中示出的那样。在图2C、3C中示出在除去掩模38之后的得到的结构。应该指出，因为氮化硅32的缘故，由刻蚀工艺形成的接点开口、或通路41沿有源区11(图1)的各行是自对准的，如图2C中所示；但是，开口41在正交方向(即，平行于待形成的字线的各列的方向，如图3C中所示)上不自对准。

其次，对光致抗蚀剂掩模38进行剥离，刻去氮化硅层32，将厚得多的氮化硅隔离层20稍微腐蚀一些，以生成图2D、3D中示出的结构。为了完成至源区S的电接触，必须除去栅电极叠层14之间的栅氧化层12的部分。在典型的情况下，使用稀释的氢氟酸(HF)刻蚀剂浸渍法，以便：(1)除去任何残留的材料，该材料可能由干法刻蚀而留下；(2)保证在栅电极叠层14之间的二氧化硅层全部被除去(即，露出硅10)。HF刻蚀以大于氮化硅的刻蚀率刻蚀二氧化硅。在图2E、3E中示出所得到的结构。应该指出，尽管氮化硅隔离层在稀释的氢氟酸浸渍期间内提供了对于栅电极叠层14的保护，但因为没有氮化硅隔离层的缘故，该浸渍沿垂直方向(即，平行于字线的各列的方向)侵入(即，刻去)BPSG层14的部分和二氧化硅36，如图3D、3E中所示。随着在BPSG中的硼的量增加以适应小尺寸器件的回流温度的要求，该BPSG的刻去也增加。这样，BPSG层34和二氧化硅的宽度W’大大减少了。