[发明专利]多微处理器系统并行解优通讯接口无效
| 申请号： | 88105928.5 | 申请日： | 1988-07-26 |
| 公开（公告）号： | CN1016831B | 公开（公告）日： | 1992-05-27 |
| 发明（设计）人： | 龙伟 | 申请（专利权）人： | 成都科技大学 |
| 主分类号： | G06F13/36 | 分类号： | G06F13/36 |
| 代理公司： | 成都科技大学专利代理事务所 | 代理人： | 黄幼陵 |
| 地址： | 610065 四川*** | 国省代码： | 四川;51 |
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| 摘要： | 多微处理器系统并行解优通讯接口，其结构包括一个共享存储器、一个争用仲裁电路及一组与微处理器数量相同的总线缓冲器，由于争用仲裁电路没有采用公共时钟，因此该接口既可连接同型号的微处理器，也可同时连接不同型号的微处理器。本发明还具有结构简单、通讯速度快、操作简便、成本低、无需发“复位”信号就可自动释放共享总线或共享存储器等特点，可广泛用于工业实时控制的多微处理器系统。 | ||
| 搜索关键词： | 微处理器 系统 并行 通讯 接口 | ||
【主权项】：
1.一种多微处理器系统并行解优通讯接口，由一组与微处理器数量相同的总线缓冲器(2-1、2-2、2-3、-)、一个共享存储器(4)和一个争用仲裁电路(3)连接而成，争用仲裁电路(3)根据不同微处理单元所发出的请求信号的优先级进行仲裁，其特征在于：(1)争用仲裁电路(3)包括一组请求访问接口(10)、一组延时器(11)、一个裁决定时电路(12)和一个优先裁决器(13)，且延时器(11)和请求访问接口(10)的个数与系统中微处理器的个数相同，(2)各请求访问接口(10)接收到相应的微处理器执行访问共享存储器的存数或取数指令时所产生的特征地址码和存储器访问信号自动生成一个仲裁等待信号(25)和三个请求访问信号(27、28、29)。其中高电平请求访问信号(27)和低电平请求访问信号(28)比高电平请求访问信号(29)延迟半个微处理器系统时钟周期产生和消失，高电平请求访问信号(27)为裁决定时电路(12)的输入，低电平请求访问信号(28)和高电平请求访问信号(29)为优先裁决器(13)的输入，(3)裁决定时电路(12)在高电平请求访问信号(27)和优先裁决器所产生的裁决定时控制信号(38)的共同作用下产生裁决使能信号(30)、该信号为定时裁决访问的控制信号，(4)输入优先裁决器(13)的低电平请求访问信号(28)经锁存、优先编码和译码后产生优先编～译信号(34)，该信号与请求访问信号(28)进行一一对应的“或非”逻辑组合决定裁决定时控制信号(38)的状态，输入优先裁决器(13)的高电平请求访问信号(29)经反相后与优先编■译信号(34)进行一一对应的“或非”逻辑组合产生裁决响应信号(7)，该裁决响应信号作为总线缓冲器(2)的使能信号把总线缓冲器打开，将被
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