[发明专利]多微处理器系统并行解优通讯接口

说明书

本发明属于工业设备多微处理器实时控制系统用的多机通讯接口，涉及一种并行解优通讯接口，用来解决以访问共享存储器或公共总线的方式实现机间通讯所产生的竞争问题。

美国专利US4453214提供了一种解决上述竞争问题的总线仲裁电路，它由两个请求寄存器、两个总线接口和一个控制电路组成，仅能连接两个CPU（即CPU1、CPU2）、一个MICRO-SEQ和一个存储器（RAM），其中CPU2为存储器的常占用户。当其它微处理单元需要访问存储器时，则须从数据总线中的某一根向仲裁电路发出请求并等待仲裁应答，仲裁电路作出裁决后必须首先中断常占用户（CPU2）的工作，然后再向被批准访问的微处理单元送回应答信号，该单元访问结束需要放弃占用权时，还需向仲裁电路回送一个退出信号。因此，该专利存在以下不足：①由于有一微处理单元对存储器进行常控，因而当其它单元需要访问存储器时则要中断其工作，如果非常占单元长时间或多次频繁访问存储器，这种影响会更大;②由于从数据线输出请求信号，系统必须有软件协议来支持这种“申请-批准-退出”协调模式的信号应答，因而实时性较差;③某一微处理单元占用存储器后，只要一直不发出退出信号，其它微处理单元便会出现“饿死”现象;④CPU2、MICRO-SEQ的系统时钟均由CPU1的时钟提供，决定了联入系统中的微处理器必须同型或性能差异不大，因而其用途受到限制。

美国专利US4586128提供了解决上述竞争问题的又一种仲裁器电路，它是一个多总线控制器、多存储模块的计算机系统的裁决电路，根据预先规定的协议来对各控制器的请求信号进行裁决。其不足之处在于：①实时性差;②通信的辅助时间长，降低了通讯效率;③当高优先级的控制器频繁访问或长时间占用存储器时，低优先级的控制器便会出现“饿死”现象;④需要扩展控制器数量时，必须改动裁决电路，因而可扩展性和适应性较差。

中国专利申请CN88105908·0所提供的通讯接口，是用分时裁决电路所产生的分时信号来确定多机系统中某一微处理器是否能够访问共享存储器。其不足之处在于：①在系统中不能同时联入不同型号的微处理器;②当某一微处理器发出请求访问信号时，要等到它所对应的分时信号产生时才能得到响应，因而通讯速度受到一定的影响。

本发明的目的在于克服现有技术的不足，提供一种结构简单、操作简便、通讯速度快，既能使用同型号的微处理器、又能使用不同型号的微处理器且适用于实时控制的多微处理器系统的并行解优通讯接口。

本发明是这样实现的：

设计了一个不需任何专门通讯软件协议的争用仲裁电路，该电路与一个共享存储器和一组与微处理器数量相同的总线缓冲器相连接形成通讯接口。争用仲裁电路包括一组与系统中微处理器个数相同的请求访问接口和延时器，一个裁决定时电路及一个优先裁决器。各请求访问接口接收到相应的微处理器执行访问共享存储器的存数或取数指令时所产生的特征地址码和存储器访问信号自动生成一个仲裁等待信号和三个请求访问信号，其中一个高电平请求访问信号和一个低电平请求访问信号比另一个高电平请求访问信号延迟半个微处理器系统时钟产生和消失，后产生的高电平请求访问信号，为裁决定时电路的输入，先产生的高电平请求访问信号和后产生的低电平评求访问信号为优生裁决器的输入。裁决定时电路在高电平请求访问信号和优先裁决器所产生的裁决定时控制信号的共同作用下产生裁决使能信号，该信号为定时裁决访问的控制信号。输入优先裁决器的低电平请求访问信号经锁存、优先编码和译码后产生优先编～译信号，该信号号与所输入的低电平请求访问信号进行一一对应的“或非”逻辑组合决定裁决定时控制信号的状态;输入优先裁决器的高电平请求访问信号经反相后与优先编～译信号进行一一对应的“或非”逻辑组合产生裁决响应信号，该信号作为总线缓冲器的使能信号把总线缓冲器打开，将被允许访问的微处理器的总线与共享总线连通。延时器利用裁决响应信号作为清除仲裁等待信号，该信号与仲裁等待信号一起经逻辑组合、延时后产生一个低电平有效的清0信号去清除已被允许访问的微处处理器的仲裁等待信号，使其自动进入访问状态。微处理器对共享存储器访问结束后，其存储器访问信号自动无效，各请求访问信号随之无效，从而关闭总线缓冲器和将微处理器总线与共享总线断开，并在总线缓冲器关闭后半个时钟打开裁决定时电路，使其又进入裁决状态。

上述争用仲裁电路，其组成部分由以下元器件连接而成：

各请求访问接口均包括两个反相器、一个与门、一个三态缓冲器、两个D触发器、一个开关。

各延时器均包括一个反相器、一个双输入与门、两个D触发器、一个开关。