[发明专利]微处理机系统无效
| 申请号： | 85107221.6 | 申请日： | 1985-09-28 |
| 公开（公告）号： | CN1004729B | 公开（公告）日： | 1989-07-05 |
| 发明（设计）人： | 竹中勉 | 申请（专利权）人： | 株式会社东芝 |
| 主分类号： | G06F15/20 | 分类号： | G06F15/20 |
| 代理公司： | 中国国际贸易促进委员会专利代理部 | 代理人： | 杨松龄 |
| 地址： | 日本神奈*** | 国省代码： | 暂无信息 |
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| 摘要： | 通过把n/2位存储器与/或I/O装置连到n位微处理机而构成的微处理机系统。该系统中的时间发生器包括检测器和定时控制器。当微处理机执行对存储器与/或I/O装置的字传送指令时；通过允许和禁止读/写控制信号以实现两个存取周期。在第二个存取周期结束之前；撤消微处理机的等待状态，从而结束整个操作。字传送指令可以自动转换为两个1/2字传送指令。 | ||
| 搜索关键词： | 微处理机 系统 | ||
【主权项】：
1.通过把具有n/2位宽度数据总线的存储器与/或I/O装置连接到具有n位宽度数据总线的微处理机而构成的微处理机系统，包括：上述的微处理机；在存取n位存储器与/或I/O装置的状态下，用于产生控制信号的时间发生器，用于向上述的存储器与/或I/O装置发送读/写控制信号，并向地址锁存计数器装置发送由上述微处理机产生的状态数据所得到的地址锁存控制信号的读/写控制器装置；用于响应来自上述读/写控制器装置的控制信号从上述微处理机取出地址，并将此地址传送到上述存储器与/或I/O装置的地址锁存计数器；用于响应来自上述时间发生器装置的控制信号，将总线设置为存取上述有n位宽度数据总线的存储器与/或I/O装置状态的总线转换器；其特征在于：上述时间发生器装置包括以下装置：用于检测出上述微处理机当前执行的指令是对上述存储器与/或I/O装置的需要两个存取周期的字传送指令，并确定该指令存取的起始地址是偶数地址还是奇数地址；用于当该指令被确定为定时上述存储器与/或I/O装置的字传送指令时，向上述微处理机发送控制信号，在第一个存取周期中，该控制信号将上述微处理机设置为等待状态，在第二个存取周期中，该控制信号撤消上述微处理机的等待状态；
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