[发明专利]一种高速LVDS接口ADC数据与时钟同步的方法有效
| 申请号： | 202010336876.9 | 申请日： | 2020-04-26 |
| 公开（公告）号： | CN111431533B | 公开（公告）日： | 2023-06-16 |
| 发明（设计）人： | 程知群;尉倞浩;王飞;田刚 | 申请（专利权）人： | 杭州电子科技大学富阳电子信息研究院有限公司;杭州电子科技大学 |
| 主分类号： | H03M1/12 | 分类号： | H03M1/12 |
| 代理公司： | 杭州昱呈专利代理事务所(普通合伙) 33303 | 代理人： | 雷仕荣 |
| 地址： | 311400 浙江省杭*** | 国省代码： | 浙江;33 |
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| 摘要： | 本发明公开了一种高速LVDS接口ADC数据与时钟同步的方法，旨在提供一种在FPGA内部实现高速并行LVDS接口的ADC采样数据在源同步时钟边沿获得最佳采样的方法，该方法包括以下步骤：步骤S1：ADC输入高低电平随机跳变信号；步骤S2：FPGA内部核心控制算法单元对输入的并行信号线高几位进行多周期垂直比对，使输入信号获得相应延时调整；步骤S3：ADC输入确定正弦波信号；步骤S4：FPGA内部核心控制算法单元对输入信号进行快速傅里叶变换再求得信噪比，通过信噪比来确定低位最优输入延时；步骤S5：可对临近有效位附近数据线进行上述S4步骤操作，以获得最优输入延时。本发明通过分开调整ADC高低位输入延时，降低了并行信号线延时调整的次数，提高了信号的信噪比。 | ||
| 搜索关键词： | 一种 高速 lvds 接口 adc 数据 时钟 同步 方法 | ||
【主权项】：
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