[发明专利]一种高速LVDS接口ADC数据与时钟同步的方法

说明书

本发明公开了一种高速LVDS接口ADC数据与时钟同步的方法，旨在提供一种在FPGA内部实现高速并行LVDS接口的ADC采样数据在源同步时钟边沿获得最佳采样的方法，该方法包括以下步骤：步骤S1：ADC输入高低电平随机跳变信号；步骤S2：FPGA内部核心控制算法单元对输入的并行信号线高几位进行多周期垂直比对，使输入信号获得相应延时调整；步骤S3：ADC输入确定正弦波信号；步骤S4：FPGA内部核心控制算法单元对输入信号进行快速傅里叶变换再求得信噪比，通过信噪比来确定低位最优输入延时；步骤S5：可对临近有效位附近数据线进行上述S4步骤操作，以获得最优输入延时。本发明通过分开调整ADC高低位输入延时，降低了并行信号线延时调整的次数，提高了信号的信噪比。

技术领域

本发明涉及信号检测领域，具体涉及一种高速LVDS接口ADC数据与时钟同步的方法。

背景技术

随着通信速度的不断提高，越来越多的系统都要求更高的速率和更大的带宽，这对于ADC(模数转换器)的采样速率提出了更高的要求。当今，ADC的采样率可以达到GHZ级别，主流方式是采用并行的LVDS接口将采样数据和源同步时钟传输到FPGA内部进行数据处理，如此高速率并行信号和时钟在传输过程中容易受到PCB布局布线等因素影响，使得系统获得的采样数据产生较大失真。随着FPGA技术的不断发展，芯片内部集成输入输出延时单元已经成为主流，这为在FPGA内部实现高速并行LVDS接口的ADC采样数据在源同步时钟边沿获得最佳采样提供了硬件基础，通过一定控制算法，可以使得输入的并行数据在该模块获得相应的相位补偿，从而提高信噪比。

为解决在FPGA内部的高速LVDS接口ADC数据与时钟同步的问题，现存如下几种解决方案：

方案1：对输入FPGA的源同步时钟进行输入延时处理。本方案的优点是只对一根时钟线进行优化处理，FPGA内部处理算法简单易实现，缺点是必须保证所有并行数据线的相位差在一个时钟周期以内。

方案2：对输入FPGA的并行数据线所有位都采用信噪比比较的方法进行。该方案的优点是能够找到所有数据线的最优延时，缺点是快速傅里叶变换次数和比较次数会随着ADC分辨率的位数成指数形式递增，当ADC分辨率位数很高时，该方法几乎无法实现。

方案3：不利用输入延时单元，通过相应的RTL级算法对输入的数据进行相位补偿，该方案适用于对输入所有信号类型已知的情况下，使用具有一定局限性。

故针对目前现有方案中存在的上述缺陷，实有必要进行研究，以提供一种方案，解决现有技术中存在的缺陷。

发明内容

为了解决现有方案中存在的技术问题，本发明提供一种高速LVDS接口ADC数据与时钟同步的方法，将ADC产生的并行LVDS数据的高位和低位分开处理，从而降低了信号线输入延时的调整次数。

为了解决现有技术存在的技术问题，本发明的技术方案如下：

步骤S1：ADC输入高低电平随机跳变信号；

步骤S2：FPGA内部核心控制算法单元对输入的并行信号线高N位(取决于ADC精度)进行多周期垂直比对，使输入信号获得相应延时调整，并产生中断信号；

步骤S3：ADC输入确定正弦波信号；

步骤S4：FPGA内部核心控制算法单元对输入信号进行快速傅里叶变换后求得信噪比，通过信噪比来确定低位最优输入延时；

步骤S5：可对临近有效位进行上述S4步骤操作，以获得最优输入延时。

该方法运用于采样率在1GHZ以上的ADC芯片；采用本发明方法的FPGA芯片应集成输入延时调整单元；且由于PCB走线等原因造成的并行数据之间的到达时差小于输入延时调整单元可调节范围的一半。