[发明专利]一种3维分离栅沟槽电荷存储型IGBT的制备方法

摘要

本发明属于功率半导体器件技术领域，涉及绝缘栅双极型晶体管(IGBT)，具体涉及一种3维分离栅沟槽电荷存储型IGBT的制备方法。本发明在传统工艺方法的基础上调节掩模板的开口形状及后续的光刻、刻蚀、氧化，淀积多晶等步骤使第一分离栅结构与第二分离栅结构同时形成，其余与传统3维分离栅沟槽电荷存储型IGBT的工艺步骤相同，解决了传统工艺制造分离栅结构工艺复杂、难度大，且第一分离栅结构与第二分离栅结构的一致性不易控制等问题，减小了工艺制造成本，有利于3维分离栅沟槽电荷存储型IGBT的量产与推广，且制造方法与传统工艺制造方法相兼容同时由于第一沟槽与第二沟槽是同时形成，减少氧化所带来的的热过程，降低了热过程对P型基区及N型电荷存储层离子注入后浓度分布的影响。

主权项

1.一种3维分离栅沟槽电荷存储型IGBT的制作方法，其特征在于，包括：步骤1：选取厚度在200～300μm的轻掺杂的FZ硅片用以形成器件的N‑漂移区(8)，N‑飘移区的掺杂浓度为10¹⁴～10¹⁵个/cm³；步骤2：在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；步骤3：在硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过离子注入N型杂质制得N型电荷存储层(6)，N型电荷存储层(6)的掺杂浓度为10¹⁵～10¹⁶/cm³；N型电荷存储层(6)上方通过离子注入P型杂质并退火处理制得P型基区(5)，P型基区(5)的掺杂浓度为10¹⁶～10¹⁷/cm³；步骤4：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，进而在N型漂移区(8)上刻蚀形成第一沟槽与第二沟槽十字交叉型沟槽，第一沟槽沿器件纵向方向位于N型漂移区(8)上部左侧；第二沟槽沿器件横向方向位于N型飘移区(8)后侧；所述第一沟槽的深度等于第二沟槽深度且大于N型电荷存储层(6)的结深；并且，通过控制第一沟槽与第二沟槽刻蚀窗口的大小可以使第一沟槽与第二沟槽的深度不一致；第一沟槽与第二沟槽的宽度为1～2μm；第一沟槽与第二沟槽的深度为3～5μm；步骤5：在所述第一沟槽和第二沟槽内壁通过氧化形成第二介质层(74)和第三介质层(1202)，第二介质层(74)和第三介质层(1202)的厚度为0.1～0.5μm；然后在第一沟槽和第二沟槽内淀积多晶硅，第三介质层(1202)的厚度大于或等于第二介质层(74)的厚度；步骤6：在硅片表面淀积保护层，光刻出窗口进行多晶硅和介质层刻蚀，进而在第一沟槽上刻蚀形成第三沟槽，第三沟槽沿器件纵向方向位于N型漂移区(8)上部左侧，所述第三沟槽的深度大于P型基区(5)的结深；所述第三沟槽的深度小于N型电荷存储层(6)的结深；第三沟槽的深度为1～3μm；步骤7：在所述第三沟槽内壁形成栅介质层(72)，介质层的厚度0.1～3μm；然后在第三沟槽内淀积多晶硅，第三沟槽与第一沟槽和第二沟槽通过栅介质层(72)隔离，栅介质层(72)的厚度小于或等于第二介质层(74)的厚度；步骤8：通过光刻、离子注入工艺在第三沟槽与第二沟槽之间的P型基区(5)顶层分别注入N型杂质和P型杂质制得相互接触且并排设置的N+发射区(3)和P+发射区(4)；所述N+发射区(3)和P+发射区(4)的结深为0.2～0.5μm；所述N+发射区(3)一侧沿器件纵向方向与第一沟槽的栅介质层(72)相连，一侧沿器件横向方向与第二沟槽的第二介质层(1202)相连；所述P+发射区(4)的一侧沿器件横向方向与第二沟槽的第二介质层(1202)相连；步骤9：在器件表面淀积介质层，并采用光刻、刻蚀工艺形成位于第三沟槽内的多晶硅电极(71)和栅介质层(72)上表面的第一介质层(2)，第一介质层(2)的厚度为0.2～0.5μm；步骤10：在器件表面淀积2～5μm厚的金属，并采用光刻、刻蚀工艺在第一介质层(2)、N+发射区(3)、P+发射区(4)、第二沟槽内的多晶硅电极(1201)和栅介质层(72)上表面形成发射极金属(1)；步骤11：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并通过多次激光退火制作器件的N型场阻止层(9)，形成的N型场阻止层的厚度为1～5μm，离子注入的能量为40KeV～500KeV,注入剂量为10¹³～10¹⁴个/cm²；步骤12：在N型场阻止层(9)背面注入P型杂质形成P型集电区(10)，形成的P型集电区的厚度为0.5～2微米，离子注入能量为30keV～100keV，注入剂量为10¹³～10¹⁴个/cm²，通过多次激光退火进行离子激活，背面淀积2～4μm厚的金属形成集电极金属(11)。通过以上工艺步骤制得一种具有分离栅沟槽栅电荷存储型IGBT，包括：背部集电极金属(11)、位于背部集电极金属(11)之上并与其连接的P型集电区(10)、位于P型集电区(10)之上并与其连接的N型场阻止层(9)，位于N型场阻止层(9)之上并与其连接的N‑飘移区(8)；位于N‑飘移区(8)上部并与其连接的N型电荷存储层(6)，位于N型电荷存储层(6)上方并与其连接的P型基区(5)，位于P型基区(5)上方与其连接的相互独立且并排放置的N+发射区(3)和P+发射区(4)；位于N‑飘移区(8)上部沿Z轴方向并与其连接的沟槽结构；位于N‑飘移区(8)上部沿X轴方向并与其连接的屏蔽沟槽结构；位于沟槽结构上方并与其连接的介质层(2)；位于介质层(2)、N+发射区(3)和P+发射区(4)以及屏蔽沟槽上方并与其连接的发射极金属(1)；其特征在于，所述沟槽结构包括分裂栅电极(71)、分裂发射极(73)、栅介质层(72)和介质层(74)，所述沟槽结构沿z轴方向贯穿N‑漂移区(8)；所述分裂栅电极(71)通过栅介质层(72)与N+发射区(3)、P型基区(5)、N型电荷存储层(6)以及分裂发射极(73)连接；所述分裂栅电极(71)深度大于P型基区(4)的深度，所述分裂栅电极(71)深度小于N型电荷存储层(6)的深度，所述分裂发射极(73)通过栅介质层(72)、介质层(74)与分裂栅电极(71)、N型电荷存储层(6)以及N‑飘移区(8)连接；所述分裂发射极(73)的深度大于N型电荷存储层(6)的深度，所述分裂发射极(73)与发射极金属(1)等电位；所述介质层(2)位于分裂栅电极(71)和栅介质层(72)上表面，用于隔离发射极金属(1)；所述屏蔽沟槽结构包括屏蔽电极(1201)和介质层(1202)，所述屏蔽沟槽结构沿x轴方向部分贯穿N‑漂移区；所述屏蔽电极(1201)通过栅介质层(72)与分裂栅电极(71)隔离，所述屏蔽电极(1201)与分裂发射极(73)直接连接；所述屏蔽电极(1201)通过介质层(1202)与N+发射区(3)、P+发射区(4)、P型基区(5)、N型电荷存储层(6)以及N‑漂移区(8)连接；所述屏蔽沟槽结构的宽度大于沟槽栅结构的宽度；所述屏蔽电极(1201)的深度大于N型电荷存储层(6)的结深；所述介质层(1202)的厚度大于介质层(74)的厚度；所述屏蔽电极(1201)与发射极金属(1)等电位，所述栅电极(71)与栅电极(71)之间的间距是分离栅电极(73)与分离栅电极(73)之间间距的2～3倍。