[发明专利]一种3维分离栅沟槽电荷存储型IGBT的制备方法

说明书

本发明属于功率半导体器件技术领域，涉及绝缘栅双极型晶体管(IGBT)，具体涉及一种3维分离栅沟槽电荷存储型IGBT的制备方法。本发明在传统工艺方法的基础上调节掩模板的开口形状及后续的光刻、刻蚀、氧化，淀积多晶等步骤使第一分离栅结构与第二分离栅结构同时形成，其余与传统3维分离栅沟槽电荷存储型IGBT的工艺步骤相同，解决了传统工艺制造分离栅结构工艺复杂、难度大，且第一分离栅结构与第二分离栅结构的一致性不易控制等问题，减小了工艺制造成本，有利于3维分离栅沟槽电荷存储型IGBT的量产与推广，且制造方法与传统工艺制造方法相兼容同时由于第一沟槽与第二沟槽是同时形成，减少氧化所带来的的热过程，降低了热过程对P型基区及N型电荷存储层离子注入后浓度分布的影响。

技术领域

本发明属于功率半导体器件技术领域，涉及绝缘栅双极型晶体管(IGBT)，具体涉及一种3维分离栅沟槽电荷存储型IGBT的制备方法。

背景技术

绝缘栅双极型晶体管(IGBT)是目前发展最快的一种混合型电力电子器件，它具有MOS输入、双极输出功能的MOS、双极相结合的特性，既有MOSFET的输入阻抗高、控制功率小、驱动电路简单、开关速度高、开关损耗小的优点，又具有双极功率晶体管的电流密度大、饱和压降低、电流处理能力强、稳定性好的优点，在高压、大电流、高速三方面是其它功率器件不能比拟的，因而是电力电子领域理想的开关器件。

从20世纪70年代末80年代初IGBT被发明以来，人们一直致力于改善IGBT的性能，经过三十几年的发展，相继提出了7代IGBT器件结构来不断提升器件的性能。从具有对称阻断特性的非穿通(NPT)型IGBT结构到采用场阻止(FS)层从而减薄漂移区厚度、改善器件导通特性的FS IGBT结构。此外采用沟槽栅IGBT结构消除了平面栅IGBT结构的JFET区，进而降低了器件的导通电阻并获得更高了的MOS结构沟道密度，使得器件的特性获得显著提高。第7代IGBT结构——沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)是通过在P型基区下方引入具有较高掺杂浓度和一定厚度的N型电荷存储层来在P型基区下方引入空穴势垒，使得器件靠近发射极端的空穴浓度大大提升，而根据电中性要求此处电子浓度将大大增加，由此可以改善整个N-漂移区的载流子浓度分布，增强N-漂移区的电导调制效应，使IGBT获得了更低的正向导通压降以及更好的正向导通压降与关断损耗间的折中。随着N型电荷存储层掺杂浓度越高，CSTBT电导调制效应改善越大，器件的正向导通特性也就越好。然而，随着N型电荷存储层掺杂浓度的不断提高，会造成CSTBT器件击穿电压显著降低，为了解决N型电荷存储层对器件击穿电压的影响，研究人员在CSTBT的基础上提出了一种具有三维十字交叉型的分离栅结构的CSTBT，分离栅结构的引入能够有效屏蔽N型电荷存储层对器件击穿电压的影响同时减小了器件的栅极电容提高了器件的开关速度，从而降低了器件的开关损耗，传统工艺制造方法上制作十字交叉型的分离栅结构是分步先刻蚀第一沟槽结构然后通过氧化淀积多晶等步骤制作出第一分离栅结构，接着刻蚀第二沟槽然后通过氧化淀积多晶等步骤制作出第二分离栅结构，第一分离栅结构与第二分离栅结构呈十字交叉型。然而这种工艺方法制造分离栅结构工艺复杂、难度大，且第一分离栅结构与第二分离栅结构的一致性不易控制。

发明内容

本发明的目的是提供一种新的3维分离栅CSTBT的制作方法用以解决分离栅结构制备的工艺复杂、难度大的问题，同时能够保证第一分离栅结构与第二分离栅结构的一致性，并且通过调节掩模板的开口大小可以使得第一沟槽的深度与第二沟槽的深度不同，这与传统制造工艺相兼容，同时由于第一沟槽与第二沟槽是同时形成，减少氧化所带来的的热过程，降低了热过程对P型基区及N型电荷存储层离子注入后浓度分布的影响。

一种3维分离栅沟槽电荷存储型IGBT的制备方法，包括以下步骤：

步骤1：选取一定厚度和浓度的轻掺杂FZ硅片用以形成器件的N-漂移区8；

步骤2：在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；