[发明专利]一种集成电路结构在审
| 申请号： | 201811562039.7 | 申请日： | 2018-12-20 |
| 公开（公告）号： | CN109713040A | 公开（公告）日： | 2019-05-03 |
| 发明（设计）人： | 吴玉平;陈岚;张学连 | 申请（专利权）人： | 中国科学院微电子研究所 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L27/088;H01L21/8234 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 王宝筠 |
| 地址： | 100029 北京市朝阳*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明提供的一种集成电路结构，该集成电路结构通过在NMOS晶体管上设置张应力绝缘膜或非张应力绝缘膜，以提高或降低NMOS晶体管的性能，在PMOS晶体管上设置压应力绝缘膜或非压应力绝缘膜，以提高或降低PMOS晶体管的性能，产生了更多数量的性能范围可控制的晶体管，并且，通过控制应力绝缘膜的应力密度，及是否掺杂Ge元素，满足了SoC设计中电路不同部分对晶体管性能需求的精确匹配，从而在确保电路性能得到满足的情况下，尽可能降低SoC的功耗，特别是亚阈值极低功耗SoC的功耗，进而提高SoC的工作能效。 | ||
| 搜索关键词： | 绝缘膜 集成电路结构 压应力 张应力 晶体管 功耗 应力绝缘膜 电路性能 性能需求 低功耗 可控制 能效 匹配 电路 掺杂 | ||
【主权项】：
1.一种集成电路结构，其特征在于，所述集成电路结构包括多个NMOS晶体管和多个PMOS晶体管；其中，部分所述NMOS晶体管的栅极结构上覆盖张应力绝缘膜，其余部分所述NMOS晶体管的栅极结构上覆盖非张应力绝缘膜；和/或部分所述PMOS晶体管的栅极结构上覆盖压应力绝缘膜，其余部分所述PMOS晶体管的栅极结构上覆盖非压应力绝缘膜。
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