[发明专利]一种集成电路结构

说明书

本发明提供的一种集成电路结构，该集成电路结构通过在NMOS晶体管上设置张应力绝缘膜或非张应力绝缘膜，以提高或降低NMOS晶体管的性能，在PMOS晶体管上设置压应力绝缘膜或非压应力绝缘膜，以提高或降低PMOS晶体管的性能，产生了更多数量的性能范围可控制的晶体管，并且，通过控制应力绝缘膜的应力密度，及是否掺杂Ge元素，满足了SoC设计中电路不同部分对晶体管性能需求的精确匹配，从而在确保电路性能得到满足的情况下，尽可能降低SoC的功耗，特别是亚阈值极低功耗SoC的功耗，进而提高SoC的工作能效。

技术领域

本发明涉及集成电路技术领域，更具体地说，涉及一种集成电路结构。

背景技术

在集成电路制造过程中，为了满足电路对器件的不同性能的需求，一般会对同类型的晶体管制造不同阈值电压版本的晶体管，满足不同的电路设计需求，如高阈值电压器件多用于构成低功耗或低速电路部分，低阈值电压器件多用于构成高速电路部分，正常阈值电压器件多用于构成中速电路部分。

但是，有限数量的阈值电压控制使得器件性能的控制只能是数量非常有限的粗颗粒范围，为了满足电路性能，往往需要选用性能远超过电路需求的晶体管，从而消耗不必要的能量。

发明内容

有鉴于此，为解决上述问题，本发明提供一种集成电路结构，技术方案如下：

一种集成电路结构，所述集成电路结构包括多个NMOS晶体管和多个PMOS晶体管；

其中，部分所述NMOS晶体管的栅极结构上覆盖张应力绝缘膜，其余部分所述NMOS晶体管的栅极结构上覆盖非张应力绝缘膜；和/或部分所述PMOS晶体管的栅极结构上覆盖压应力绝缘膜，其余部分所述PMOS晶体管的栅极结构上覆盖非压应力绝缘膜。

优选的，覆盖至部分所述NMOS晶体管的栅极结构上的所述张应力绝缘膜的应力密度大小不同；和/或覆盖至部分所述PMOS晶体管的栅极结构上的所述压应力绝缘膜的应力密度大小不同。

优选的，所述其余部分所述NMOS晶体管的栅极结构上覆盖非张应力绝缘膜，包括：

其余部分所述NMOS晶体管的栅极结构上覆盖压应力绝缘膜。

优选的，覆盖至其余部分所述NMOS晶体管的栅极结构上的所述压应力绝缘膜的应力密度大小不同。

优选的，所述其余部分所述NMOS晶体管的栅极结构上覆盖非张应力绝缘膜，包括：

其余部分所述NMOS晶体管的栅极结构上覆盖无应力绝缘膜。

优选的，所述其余部分所述PMOS晶体管的栅极结构上覆盖非压应力绝缘膜，包括：

其余部分所述PMOS晶体管的栅极结构上覆盖张应力绝缘膜。

优选的，覆盖至其余部分所述PMOS晶体管的栅极结构上的所述张应力绝缘膜的应力密度大小不同。

优选的，所述其余部分所述PMOS晶体管的栅极结构上覆盖非压应力绝缘膜，包括：

其余部分所述PMOS晶体管的栅极结构上覆盖无应力绝缘膜。

优选的，所述PMOS晶体管的源极接触区域和漏极接触区域掺杂Ge元素，形成SiGe，以提升所述PMOS晶体管的性能。

优选的，所述NMOS晶体管的源极接触区域和漏极接触区域掺杂Ge元素，形成SiGe，以降低所述NMOS晶体管的性能。

相较于现有技术，本发明实现的有益效果为：