[发明专利]一种基于ASIC-TDC的时钟模块高精度鉴相系统及方法在审
| 申请号： | 201811042050.0 | 申请日： | 2018-09-07 |
| 公开（公告）号： | CN109120260A | 公开（公告）日： | 2019-01-01 |
| 发明（设计）人： | 洪治 | 申请（专利权）人： | 深圳市太铭科技有限公司 |
| 主分类号： | H03L7/085 | 分类号： | H03L7/085 |
| 代理公司： | 北京华仲龙腾专利代理事务所(普通合伙) 11548 | 代理人： | 黄玉珏 |
| 地址： | 518000 广东省深圳市前海深港合作区前*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明涉及通信设备技术领域，公开了一种基于ASIC‑TDC的时钟模块高精度鉴相系统及方法，包括本地时钟模块、信号处理器、ASIC‑TDC芯片以及参考时钟模块；信号处理器包括PLL倍频模块、系统时钟模块、PID计算模块以及1PPSForTdc信号输出模块，系统时钟生成本地1PPS信号；信号处理器接收参考时钟模块的参考信号与本地1PPS信号比较，得到粗鉴相值，信号处理器输出第二本地1PPS信号到ASIC‑TDC芯片的Start管脚，参考1PPS信号输入ASIC‑TDC芯片的Stop管脚，ASIC‑TDC芯片根据第二本地1PPS信号及参考1PPS信号进行细鉴相。本发明解决了ASIC‑TDC测试范围过小和只能单一方向测量的局限，可以将锁定参考1PPS稳定时的鉴相精度提高到50ps左右，很好的匹配了本地时钟的短稳精度，极大提高了时钟模块的稳定度。 | ||
| 搜索关键词： | 信号处理器 时钟模块 鉴相 芯片 管脚 参考 参考时钟模块 接收参考时钟 系统时钟模块 信号输出模块 倍频模块 方向测量 系统时钟 信号比较 信号输入 稳定度 通信设备 匹配 锁定 测试 局限 输出 | ||
【主权项】：
1.一种基于ASIC‑TDC的时钟模块高精度鉴相系统，包括本地时钟模块(1)、信号处理器(2)、ASIC‑TDC芯片(3)以及参考时钟模块(4)；其特征在于，所述信号处理器(2)包括PLL倍频模块(21)、系统时钟模块(22)、PID计算模块(23)以及1PPSForTdc信号输出模块(24)，所述本地时钟模块(1)的频率输出模块(11)输出频率至PLL倍频模块(21)，所述PLL倍频模块(21)对频率进行倍频并发送给系统时钟模块(22)，系统时钟模块(22)生成系统时钟，系统时钟生成本地1PPS信号；所述信号处理器(2)接收参考时钟模块(4)的参考信号与本地1PPS信号比较，得到粗鉴相值，PID计算模块(23)根据粗鉴相值计算压控值并发送给本地时钟模块(1)的压控端，本地时钟模块(1)根据压控值调整频率输出模块(11)的输出频率，信号处理器(2)输出第二本地1PPS信号到ASIC‑TDC芯片(3)的Start管脚，参考1PPS信号输入ASIC‑TDC芯片(3)的Stop管脚，所述ASIC‑TDC芯片(3)根据第二本地1PPS信号及参考1PPS信号进行细鉴相。
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