[发明专利]一种基于ASIC-TDC的时钟模块高精度鉴相系统及方法

说明书

本发明涉及通信设备技术领域，公开了一种基于ASIC‑TDC的时钟模块高精度鉴相系统及方法，包括本地时钟模块、信号处理器、ASIC‑TDC芯片以及参考时钟模块；信号处理器包括PLL倍频模块、系统时钟模块、PID计算模块以及1PPSForTdc信号输出模块，系统时钟生成本地1PPS信号；信号处理器接收参考时钟模块的参考信号与本地1PPS信号比较，得到粗鉴相值，信号处理器输出第二本地1PPS信号到ASIC‑TDC芯片的Start管脚，参考1PPS信号输入ASIC‑TDC芯片的Stop管脚，ASIC‑TDC芯片根据第二本地1PPS信号及参考1PPS信号进行细鉴相。本发明解决了ASIC‑TDC测试范围过小和只能单一方向测量的局限，可以将锁定参考1PPS稳定时的鉴相精度提高到50ps左右，很好的匹配了本地时钟的短稳精度，极大提高了时钟模块的稳定度。

技术领域

本发明涉及通信设备技术领域，特别涉及一种基于ASIC-TDC的时钟模块高精度鉴相系统及方法。

背景技术

目前的通信网络对时间同步和时钟同步的要求越来越高，而全球环境恶化，自然灾害频发，要保证授时系统的稳定和持续不断，一方面需要采取多参考源冗余备份，另外一方面需要在参考源失效的情况下，在一定时间内仍保持高精度的守时能力，由于TD-SCDMA、WiMax、电力同步网等新一代时钟同步网要求时间的保持能力为24小时1.5us，此指标相当于24小时平均频率偏移量为1.74E-11，是非常苛刻的指标。

以上要求本地时钟具有非常高的稳定度及守时能力，其中本地时钟的高稳定度就包括本地1PPS的相位精度和本地时钟输出频率的稳定度。在高精度授时守时系统中，本地时钟通常采用原子钟和OCXO两种，而通常原子钟的秒稳在E-10量级，OCXO的秒稳在E-11，显然，本地时钟生成的本地1PPS相位秒稳定度会优于ns，若鉴相精度不优于ns，最终经过PID去控制本地时钟时将会恶化本地时钟的短期稳定度，同时给本地1PPS带来不必要的晃动，使得整体时钟模块的稳定性能下降，因此提高鉴相精度是提高授时守时系统时钟模块稳定度的关键环节之一。

TDC(Time-to-Digital Converter)称为时间数字转换技术，用于测量两个时间事件的间隔，广泛应用于时频测量、航空航天、卫星导航、雷达定位、激光测距、核物理和粒子物理探测等领域，并且这些领域的先进水平与时间间隔测量的精度密切相关。TDC实现方法主要有直接计数法、游标法、门电路延迟测量法等，目前达到ps级精度的高精度TDC技术主要基于门电路延迟测量法原理，分为ASIC-TDC与FPGA-TDC两种实现方式，由于ASIC属于定制电路，可以让信号的路径延迟固定不变，而FPGA会受到布局布线策略影响，很难构造具有良好延迟一致性的延迟链，因此通过FPGA实现TDC的分辨率难以做到200ps以内，而ASIC-TDC可实现优于50ps的测量精度。

目前行业内时钟模块进行1PPS鉴相的做法主要有三种：1)采用FPGA/CPLD的系统时钟进行计数鉴相；此方案的鉴相精度主要取决于输入时钟，通常采取将本地时钟10MHz倍频到几百兆作为输入时钟，然后采用上升下降沿同时计数鉴相，可以达到较高的鉴相精度，但通常仅为ns级；2)采用MCU系统时钟定时器计时鉴相；此做法鉴相精度取决于MCU支持的最高系统时钟，一般为200MHz以内，鉴相精度也仅为5ns左右。此两种做法由于产生了几百兆的系统时钟，会增大系统功耗，也会产生射频干扰；3)采用FPGA-TDC实现方式；此方法需要较大代码量，另一方面精度也很难做到200ps以内。

ASIC-TDC虽然能实现优于50ps的测量精度，但其应用具有一些限制：(1)测量范围通常仅为us级，以德国ACAM公司的ASIC-TDC芯片为例，其测量范围为2.0ns～1.8us，不能满足时钟模块1PPS相位测量范围最高1s的要求，且无法测量小于2ns的相位差；(2)只能进行单一方向测量，即只能测试从Start管脚1PPS信号到Stop管脚1PPS信号的时间间隔，若Start管脚的1PPS信号相位滞后于Stop管脚的1PPS信号则无法测量，即无法产生负相位差，而时钟模块在校准时钟时两个1PPS信号相位会不断交替，相位差会有正负变化。