[发明专利]一种多器件数据同步的自校正方法

摘要

本发明公开了一种多器件数据同步的自校正方法，通过在ADC测试模式下，在FPGA内部对BUFR复位信号的延迟调整，并对多核ADC输出的多路数据进行一致性判断，对其结果进行统计分析得到一个最佳延迟设置值，从而保证ADC多核数据之间的同步；在此基础上，不断调节ADC复位信号的延迟，通过对BUFR同步复位信号最佳延迟值的变化来判断ADC复位信号与采样时钟SCLK之间的关系，最终得到ADC复位信号的最佳延迟值，保证ADC复位的稳定；最后，通过在测试模式下对每片ADC采样数据的判断，调节ADC同步寄存器的值来保证多ADC之间的同步，从而实现多ADC之间数据的稳定拼合，提高采集系统的采样率。

主权项

1.一种多器件数据同步的自校正方法，其特征在于，包括以下步骤：(1)、将m块高速多核ADC芯片均配置成测试模式；同时配置锁相环输出m路同频采样时钟信号SCLKm至每一片多核ADC；(2)、ADC同步复位控制器发送复位信号ADC_RST，经1:m扇出后，分别送到每一个延时器；(3)、计算多核ADC同步复位的最佳延迟值和BUFR同步复位的最佳延迟值(3.1)、设置输入延迟单元IDELAY的初始延迟值为0，延迟值的调节范围0～K，调节步进为1，迭代次数为T1；设置延时器的初始延迟值为0，调节步进为8，迭代次数为T2；(3.2)、根据延时器的初始延迟值对复位信号ADC_RST进行延时处理，得到m路的延时复位信号SYNCm；(3.3)、在测试模式下，通过同频采样时钟信号SCLKm和延时复位信号SYNCm的控制，使多核ADC的每一核均输出一路同频的数据同步时钟信号和一路从0‑255依次递增变化的锯齿波串行数据信号，然后将多路的数据同步时钟信号和锯齿波串行数据信号一起输入至FPGA；(3.4)、FPGA计算单次循环时BUFR复位信号的最佳延迟值(3.4.1)、BUFR同步复位控制器发送复位信号BUFR_RST_IN至输入延迟单元，根据初始延迟值进行延迟调节，再分别送到每一个BUFR中对所有的BUFR进行同步复位，复位后的BUFR再对输入的数据同步时钟信号进行二分频处理，再送入至串并转换器ISERDES；(3.4.2)、任意选取一路二分频处理后的数据同步时钟信号，将选出的数据同步时钟信号经过全局时钟驱动器BUFG的输出，生成系统系统时钟rxclk信号；(3.4.3)、串并转换器ISERDES将转换后的多路锯齿波串行数据信号输入至异步先进先出缓存器，再通过异步先进先出缓存器将多路锯齿波串行数据信号同步到系统时钟rxclk信号的时时钟域下，并送到多通道数据比较模块MDCM；(3.4.4)、多通道数据比较模块MDCM对同步后的多路锯齿波串行数据信号进行一致性判断，如果多路锯齿波串行数据信号一致，则返回变量auto_cmp＝1给控制中心，反之返回变量auto_cmp＝0给控制中心；然后控制中心判断延迟值的调节范围是否达到上限，如果达到上限，那么经过K+1次调节过后，控制中心得到一组0,...,0,1,1,...,1,0,...,0,1,1,...,1的数字序列；如果未达到上限，则将调节步进增加1，即将延迟值设置为1，再返回到步骤(3.4.1)；(3.4.5)、控制中心将数字序列用矩阵SingleDR_SYNC＝[an]表示，其中，n＝0～K，an＝auto_cmp＝0或1，用an＝0代表BUFR复位不稳定，用an＝1代表BUFR复位稳定，多个连续1的数字序列长度代表了BUFR稳定复位区间的长度，多个连续0的数字序列长度代表了BUFR不稳定复位区间的长度；对矩阵SingleDR_SYNC进行遍历，如果一个稳定复位区间处于两个不稳定复位区间之间，且该稳定复位区间的宽度大于预设的BUFR稳定复位区间阈值ΔTbufr，则取该稳定复位区间的中心值作为BUFR复位信号的最佳延迟值；如果无法找到满足处于两个不稳定复位区间之间的稳定复位区间，则寻找处于两个稳定复位区间之间的不稳定复位区间，若该不稳定复位区间的宽度大于W，则取该不稳定复位区间的中心值，并记为参数E，再计算BUFR复位信号的最佳延迟值b＝E－Q，其中，W和Q均为正整数，具体取值根据系统硬件结构确定；(3.4.6)、判断输入延迟单元当前循环次数是否达到上限T₁次，如果达到上限T₁次，则计算T₁个最佳延迟值b的均值并作为本次循环时BUFR复位信号的最佳延迟值，再进入步骤(3.5)，否则返回步骤(3.4.1)，直到T₁次循环后再进入步骤(3.5)；(3.5)、判断延时器当前循环次数是否达到上限T2次，如果达到上限T2次，则进入步骤(3.6)，否则将调节步进增加8，即将延迟值设置为8，再返回步骤(3.2)；(3.6)、将延时器的T₂个延迟值及其对应输入延迟单元的最佳延迟值用矩阵SingleADC_i_DSDRavg表示第i个多核ADC同步复位的统计数据；其中，DS_i,k表示第i个多核ADC第k次迭代时延时器对应的延迟值，表示第i个多核ADC第k次迭代时输入延迟单元设置的最佳延迟值；(3.7)、对矩阵SingleADC_i_DSDRavg中的遍历；当第一次检测到时，SYNC对SCLK复位区间第一次跳变，得到稳定复位区间的起始点当第二次检测到时，SYNC对SCLK复位区间第二次跳变，得到稳定复位区间的终点那么第i个ADC同步复位的最佳延迟值为：DS_i＝(DS_Begin－DS_End)/2+DS_Begin；然后根据DS_i在矩阵SingleADC_i_DSDRavg中找到对应的得到BUFR同步复位的最佳延迟值记(4)、根据每个ADC同步复位的最佳延迟值和BUFR同步复位的最佳延迟值对复位信号ADC_RST和复位信号BUFR_RST_IN进行延迟调节，再分别送到每一个多核ADC和BUFR中进行同步复位；(5)、完成ADC之间的同步复位(5.1)、对每个ADC同步寄存器值RM进行初始化；(5.2)、每个ADC和BUFR中进行同步复位后，采集每个ADC的输出数据，设任意两片ADC的采样数据为Xi[k1]、Xj[k2]，i≠j，若Xi[k1]＝Xj[k2+2τ]，τ＝[‑2，‑1,0,1,2]那么：a、当τ＝0时，Xi[k1]＝Xj[k2]，ADCi和ADCj同步；b、当τ＝1时，Xi[k1]＝Xj[k2+2]，ADCi的DCLK相位相对于ADCj的DCLK超前了一个Tsclk，调整ADCj的同步寄存器值RM＝4，同时DRj+5；或者ADCi的DCLK相位相对于ADCj的DCLK滞后了一个Tsclk，ADCi的同步寄存器值RM＝2，同时DRi‑5；c、当τ＝‑1时，Xi[k1]＝Xj[k2‑2]，ADCj的DCLK相位相对于ADCi的DCLK滞后了一个Tsclk，调整ADCj的同步寄存器值RM＝2，同时DRj‑5；或者ADCi的DCLK相位相对于ADCj的DCLK超前了一个Tsclk，ADCi的同步寄存器值RM＝4，同时DRi+5；d、当τ＝2时，Xi[k1]＝Xj[k2+4]，ADCj的DCLK相位相对于ADCi的DCLK超前了两个Tsclk，调整ADCj的同步寄存器值RM＝5，同时DRj+10；或者ADCi的DCLK相位相对于ADCj的DCLK滞后了两个Tsclk，ADCi的同步寄存器值RM＝1，同时DRi‑10；e、当τ＝‑2时，Xi[k1]＝Xj[k2‑4]，ADCj的DCLK相位相对于ADCi的DCLK滞后了两个Tsclk，调整ADCj的同步寄存器值RM＝1，同时DRj‑10；或者ADCi的DCLK相位相对于ADCj的DCLK超前了两个Tsclk，ADCi的同步寄存器值R＝5，同时DRi+10；(6)、最后根据上述延迟值对所有ADC和BUFR进行同步复位，从而完成多器件数据同步的自校。