[发明专利]一种多器件数据同步的自校正方法

说明书

本发明公开了一种多器件数据同步的自校正方法，通过在ADC测试模式下，在FPGA内部对BUFR复位信号的延迟调整，并对多核ADC输出的多路数据进行一致性判断，对其结果进行统计分析得到一个最佳延迟设置值，从而保证ADC多核数据之间的同步；在此基础上，不断调节ADC复位信号的延迟，通过对BUFR同步复位信号最佳延迟值的变化来判断ADC复位信号与采样时钟SCLK之间的关系，最终得到ADC复位信号的最佳延迟值，保证ADC复位的稳定；最后，通过在测试模式下对每片ADC采样数据的判断，调节ADC同步寄存器的值来保证多ADC之间的同步，从而实现多ADC之间数据的稳定拼合，提高采集系统的采样率。

技术领域

本发明属于数字信号处理技术领域，更为具体地讲，涉及一种多器件数据同步的自校正方法。

背景技术

随着科技的快速发展，信号的复杂性日益增加，对采集系统采样率的要求也越来越高，由于单ADC芯片采样率的制约，只能采用多片ADC并行采集的方式来提高系统的采样率。目前较为流行的做法是利用时间交替并行采样(TIADC)技术来提高系统的采样率，且随着采样率的提升，该类系统的架构就呈现出多ADC+多FPGA的复杂形式。然而这类多器件并行采集系统由于复位信号的控制较为复杂，很难做到完全的同时复位，而这种复位信号的不同步往往会导致后续数据失配，最终导致数据拼合的错误。这类同步已成为超高速采集系统实现的关键技术之一。

在多ADC、多FPGA的高速并行采集系统中，复位信号的延迟不同步将会导致各个ADC输出的数据同步时钟(DCLK)之间的相位发生错位，并且如果复位信号恰好处于采样时钟的亚稳态区域，就会导致ADC复位后的数据同步时钟相位出现不确定现象，会在复位前后随机出现1个相位变动，从而导致数据失配的发生，最终影响采集系统的稳定性。

高速数据采集系统中的n片ADC同时对来自通道的信号进行模数转换操作，通过PLL对采样时钟(SCLK)相位的精确调整，将得到的SD1,...,SDn的采样数据传输到各自的FPGA芯片进行相应的接收处理。对于ADC芯片而言，在复位信号到达之后，芯片会根据复位的时刻产生一个与采样时钟同源的数据同步时钟DCLK。这里以一个四分频的时间关系为例，采样时钟SCLK、同步时钟DCLK和复位信号SYNC之间存在如图1所示的4种可能的相对关系。

扩展到更为复杂的情况而言，对于n片ADC芯片组成的系统，如果说各自的采样时钟都进行了M分频的操作，那么最多可以产生M*n种情况，而这也大大增加了数据排序的不确定性。在实际应用当中，由于采样时钟周期越来越小、复位信号的自身抖动，多核ADC芯片的多路数据同步等因素，系统的同步情况将会更加复杂。对单ADC器件而言，在采样时钟的上升沿周围还存在着不确定区间，即工程设计中所说的亚稳态区间，如果复位信号产生于此区间，也会导致最终复位结果的随机性，所以禁止在亚稳态区间对TIADC系统进行复位操作。更进一步说，由于任何时钟信号的周边都存在这亚稳态区间，所以任何一种复位的结果都可能位于其前后任意一个区间。为了系统整体的工作稳定，对于ADC芯片的复位操作就需要进行特殊的处理，于是如何避免这些亚稳态区域是复位延迟调整的关键。

传统的做法是以主从的方式，例如以ADC1为主芯片，先对ADC1进行复位操作，将产生的同步时钟传送到FPGA内，用这个同步时钟去对ADC2的复位信号做同步处理，依次类推得到所有的同源复位信号，从而使得相位的固定性，但是这种做法的弊端就是受环境的影响较大，环境一旦变化所引起的延迟变化就会导致校正好的相位再次出现偏移。另外，这种主从结构会导致并行采集系统前端的多片FPGA差异化，这种差异化增加了系统的复杂度，制约了这种高速采集系统的产品化道路。故这类系统需要一种能够自动检测多ADC采样时钟稳定复位区间，并能够对多ADC数据同步自动校正的装置。

发明内容

本发明的目的在于克服现有技术的不足，提供一种多器件数据同步的自校正方法，在多通道高速数据接收同步自校正的基础上，自动对多个ADC进行稳定可靠的复位且复位后采样数据顺序正确，进而到达多器件数据同步的自校正。