[发明专利]多芯片堆叠封装结构在审
| 申请号： | 201810499445.7 | 申请日： | 2018-05-23 |
| 公开（公告）号： | CN108417556A | 公开（公告）日： | 2018-08-17 |
| 发明（设计）人： | 李扬 | 申请（专利权）人： | 奥肯思（北京）科技有限公司 |
| 主分类号： | H01L23/498 | 分类号： | H01L23/498;H01L23/49;H01L23/20 |
| 代理公司： | 北京瀚仁知识产权代理事务所(普通合伙) 11482 | 代理人： | 宋宝库;马硕 |
| 地址： | 100045 北京市西城区南*** | 国省代码： | 北京;11 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明属于半导体芯片封装技术领域，旨在解决现有的芯片封装能耗高、易脱线的问题。为此，本发明提供了一种多芯片堆叠封装结构，其包括：设有基底和凸台的基板；包括以阶梯方式堆叠且堆叠方向相反的第一芯片堆叠单元和第二芯片堆叠单元；键合线，其包括直接连接基底与第一芯片堆叠单元中各层芯片的第一键合线，以及连接凸台与第二芯片堆叠单元中各层芯片的第二键合线。本发明通过在基板上设置凸台，有效缩短了键合线的长度，减少其消耗，降低生产成本，能缩短焊接时间，提高封装效率；此外，缩短键合线能有效提高芯片的稳定性，避免在震动中键合线的摆幅过大，造成短路等情况发生。 | ||
| 搜索关键词： | 键合线 芯片堆叠 多芯片堆叠封装 芯片 基板 基底 凸台 半导体芯片封装 堆叠方向 封装效率 阶梯方式 连接凸台 芯片封装 短路 摆幅 堆叠 脱线 焊接 能耗 消耗 震动 | ||
【主权项】：
1.一种多芯片堆叠封装结构，其特征在于，所述封装结构包括：基板，其包括基底和所述基底向上形成的凸台；芯片组，其包括依次堆叠在所述基底上的第一芯片堆叠单元和第二芯片堆叠单元，所述第一芯片堆叠单元包括沿第一方向以阶梯形式逐层堆叠的多个第一芯片，所述第二芯片堆叠单元包括沿第二方向以阶梯形式逐层堆叠的多个第二芯片，其中所述第一方向朝向所述凸台，所述第二方向背离所述凸台；键合线，其包括直接连接所述基底与所述第一芯片堆叠单元中各层芯片的第一键合线，以及连接所述凸台与所述第二芯片堆叠单元中各层芯片的第二键合线。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于奥肯思（北京）科技有限公司，未经奥肯思（北京）科技有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201810499445.7/，转载请声明来源钻瓜专利网。
- 上一篇：一种防电磁干扰的射频模块结构及实现方法
- 下一篇：半导体器件
