[实用新型]一种双缓存载波解调系统有效

专利信息
申请号: 201721844725.4 申请日: 2017-12-25
公开(公告)号: CN207835492U 公开(公告)日: 2018-09-07
发明(设计)人: 巩克现;杜健;盛迪;邵光文 申请(专利权)人: 河南聚讯电子科技有限公司
主分类号: H04L27/00 分类号: H04L27/00
代理公司: 郑州睿信知识产权代理有限公司 41119 代理人: 吴敏
地址: 450000 河南省郑州*** 国省代码: 河南;41
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摘要: 实用新型提供一种双缓存载波解调系统,包括数据采集模块和数据处理模块,在所述数据采集模块和数据处理模块之间设置有协调控制模块,协调控制模块包括协调控制器,数据写入控制器,数据读出控制器,第一DDR3缓存器和第二DDR3缓存器;数据写入控制器连接数据采集模块和协调控制器;数据读出控制器连接协调控制器和数据处理模块;协调控制器连接第一DDR3缓存器和第二DDR3缓存器。本实用新型所提供的技术方案,在协调控制模块上设置第一DDR3缓存器和第二DDR3缓存器,当向其中一个DDR3缓存器写入数据时,可将另一个DDR3缓存器中缓存的数据多次读出,从而增加通信数据的吞吐量,提高数据传输的效率。
搜索关键词: 缓存器 协调控制器 缓存 数据处理模块 协调控制 数据写入控制器 数据采集模块 本实用新型 读出控制器 载波解调 采集模块 连接数据 数据传输 通信数据 写入数据 读出 吞吐量
【主权项】:
1.一种双缓存载波解调系统,包括数据采集模块和数据处理模块,所述数据采集模块用于采集载波信号,所述数据处理模块用于对载波信号进行处理;其特征在于,在所述数据采集模块和数据处理模块之间设置有协调控制模块,协调控制模块包括协调控制器,数据写入控制器,数据读出控制器,第一DDR3缓存器和第二DDR3缓存器;所述数据写入控制器的输入端连接数据采集模块,输出端连接协调控制器;所述数据读出控制器的输入端连接协调控制器,输出端连接所述数据处理模块;所述协调控制器连接第一DDR3缓存器数据写入端和数据读取端,以及第二DDR3缓存器的数据写入端和数据读取端。
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