[实用新型]一种双缓存载波解调系统

说明书

本实用新型提供一种双缓存载波解调系统，包括数据采集模块和数据处理模块，在所述数据采集模块和数据处理模块之间设置有协调控制模块，协调控制模块包括协调控制器，数据写入控制器，数据读出控制器，第一DDR3缓存器和第二DDR3缓存器；数据写入控制器连接数据采集模块和协调控制器；数据读出控制器连接协调控制器和数据处理模块；协调控制器连接第一DDR3缓存器和第二DDR3缓存器。本实用新型所提供的技术方案，在协调控制模块上设置第一DDR3缓存器和第二DDR3缓存器，当向其中一个DDR3缓存器写入数据时，可将另一个DDR3缓存器中缓存的数据多次读出，从而增加通信数据的吞吐量，提高数据传输的效率。

技术领域

本实用新型属于通讯技术领域，具体涉及一种双缓存载波解调系统。

背景技术

随着人们对通信业务范围和业务速率要求的不断提高，单载波技术难于适应通信系统的发展趋势，多载波技术作为能提供高速率数据传输的有效解决方案之一，正受到越来越多重视。同时多载波技术以其潜在的多径对抗能力、高频谱效率、简单信道均衡和易于结合其它技术形成衍生系统的能力成为高速数据传输的有效解决方案。目前，多载波技术已经成功应用于数字音视频广播、数字用户线、无线接入网、卫星通信等领域，并被认为是下一代无线通信系统的关键技术之一。

然而，由于多载波信号中含有多个载波，因此对其中一个载波实时处理时，其他载波就不能实时处理；若要同时对多个载波实时处理，则需要多个FPGA处理板卡同时工作，对载波信号进行处理，这样会造成工程代价较高。并且用于接收载波信号的采样模块中设置的采样芯片，其时钟远远大于采样频率。因此为了保证数据传输的可靠性，需要在采样模块与数据处理之间设置协调控制模块，先将采样模块采集到的载波信号进行缓存，然后再读出转发给数据处理模块。如此以来便降低了数据传输的效率，减小了通信数据的吞吐量。

实用新型内容

本实用新型提供一种双缓存载波解调系统，用于增加数据传输效率，提高通信数据的吞吐量。

为实现上述目的，本实用新型提供的技术方案是：

方案1：一种双缓存载波解调系统，包括数据采集模块和数据处理模块，所述数据采集模块用于采集载波信号，所述数据处理模块用于对载波信号进行处理；

在所述数据采集模块和数据处理模块之间设置有协调控制模块，协调控制模块包括协调控制器，数据写入控制器，数据读出控制器，第一DDR3缓存器和第二DDR3缓存器；

所述数据写入控制器的输入端连接数据采集模块，输出端连接协调控制器；所述数据读出控制器的输入端连接协调控制器，输出端连接所述数据处理模块；所述协调控制器连接第一DDR3缓存器数据写入端和数据读取端，以及第二DDR3缓存器的数据写入端和数据读取端。

本实用新型所提供的技术方案，在协调控制模块上设置第一DDR3缓存器和第二DDR3缓存器，当向其中一个DDR3缓存器写入数据时，可将另一个DDR3缓存器中缓存的数据多次读出，从而增加通信数据的吞吐量，提高数据传输的效率。

方案2：在方案1的基础上，所述数据采集模块包括FPGA单元和至少一个用于接收载波信号的子板卡；所述FPGA单元连接各子板卡的输出端和控制端，并连接所述协调控制模块的写入控制器的输入端。

方案3：在方案1的基础上，所述数据处理模块包括FPGA单元，FPGA单元连接所述数据读出控制器的输出端，用于对载波信号进行处理。

方案4：在方案1的基础上，所述数据处理模块还连接有通讯模块，通讯模块用于与上位机通讯连接。

附图说明

图1为实施例中双缓存载波解调系统的结构图；

图2为实施例中双缓存载波解调系统的原理图；

图3为实施例中DDR3SDRAM存储器的接口电路原理图；