[发明专利]一种基于FPGA的在线下载电路有效
| 申请号： | 201711472327.9 | 申请日： | 2017-12-29 |
| 公开（公告）号： | CN108182073B | 公开（公告）日： | 2021-07-02 |
| 发明（设计）人： | 王黎明;王兴兴;贾红;程显志;陈维新;韦嶔 | 申请（专利权）人： | 西安智多晶微电子有限公司 |
| 主分类号： | G06F8/65 | 分类号： | G06F8/65 |
| 代理公司： | 西安嘉思特知识产权代理事务所(普通合伙) 61230 | 代理人： | 刘长春 |
| 地址： | 710075 陕西省西安*** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明公开了一种基于FPGA的在线下载电路，包括：数据解串模块，用于对以第一时钟频率串行输入的数据流进行解串；数据对齐模块，连接所述数据解串模块，用于将解串后的数据转换为第一位宽的并行数据；数据传输缓存模块，连接所述数据对齐模块，用于存储所述第一位宽的并行数据；指令处理模块，连接所述数据对齐模块，用于当判断所述并行数据为第一指令时，执行第一操作，或当判断所述并行数据为第二指令时，执行第二操作；数据流驱动模块，连接所述数据传输缓存模块和所述指令处理模块，用于根据所述第二操作控制所述数据传输缓存模块以第二时钟频率输出并行数据到内存中。本发明的基于FPGA的在线下载电路提高了数据处理效率，缩短FPGA配置时间。 | ||
| 搜索关键词： | 一种 基于 fpga 在线 下载 电路 | ||
【主权项】：
1.一种基于FPGA的在线下载电路，其特征在于，包括：数据解串模块，用于对以第一时钟频率串行输入的数据流进行解串；数据对齐模块，连接所述数据解串模块，用于将解串后的数据转换为第一位宽的并行数据；数据传输缓存模块，连接所述数据对齐模块，用于存储所述第一位宽的并行数据；指令处理模块，连接所述数据对齐模块，用于当判断所述并行数据为第一指令时，执行第一操作，或当判断所述并行数据为第二指令时，执行第二操作；数据流驱动模块，连接所述数据传输缓存模块和所述指令处理模块，用于根据所述第二操作控制所述数据传输缓存模块以第二时钟频率输出并行数据到内存中。
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