[发明专利]一种基于FPGA的在线下载电路

权利要求书

1.一种基于FPGA的在线下载电路，其特征在于，包括：

数据解串模块，用于对以第一时钟频率串行输入的数据流进行解串；

数据对齐模块，连接所述数据解串模块，用于将解串后的数据转换为第一位宽的并行数据；

数据传输缓存模块，连接所述数据对齐模块，用于存储所述第一位宽的并行数据；

指令处理模块，连接所述数据对齐模块，用于当判断所述并行数据为第一指令时，执行第一操作，或当判断所述并行数据为第二指令时，执行第二操作；

时钟分频模块，连接所述数据传输缓存模块，用于根据所述数据传输缓存模块输出的第二位宽的并行数据对应将所述第一时钟频率调整为第二时钟频率，并且数据传输缓存模块还用于将所述第一位宽的并行数据转换为第二位宽的并行数据；

数据流驱动模块，连接所述数据传输缓存模块和所述指令处理模块，用于根据所述第二操作控制所述数据传输缓存模块以第二时钟频率输出并行数据到内存中；

还包括头侦测模块，连接所述数据对齐模块，用于判断所述串行输入的数据流帧头数据正确时，控制所述数据对齐模块将所述并行数据输出到所述数据传输缓存模块；所述头侦测模块还用于当判断所述串行输入的数据流帧头数据错误时，控制所述数据解串模块停止解串，以及若解串已经完成但尚未对齐完成，则控制对齐模块停止对齐，若对齐完成，则控制对齐模块不输出数据到数据传输缓存模块，其中，所述数据对齐模块和所述数据解串模块并行处理；

还包括数据校验模块，所述数据校验模块连接所述数据传输缓存模块，用于判断数据输出错误时，停止执行所述第二操作；

第一指令为不需要执行读取数据传输缓存模块的操作；第二指令为需要执行读取数据传输缓存模块的操作。

2.根据权利要求1所述的基于FPGA的在线下载电路，其特征在于，所述指令处理模块包括：寄存器缓存单元、控制寄存器；

所述寄存器缓存单元连接所述数据对齐模块和所述控制寄存器，用于存储所述并行数据，判断所述并行数据为第一指令时，控制所述控制寄存器执行所述第一操作。

3.根据权利要求2所述的基于FPGA的在线下载电路，其特征在于，所述指令处理模块还包括：指令译码单元、逻辑控制单元、控制状态机；

所述寄存器缓存单元连接指令译码单元，用于判断所述并行数据为第二指令时，将所述并行数据发送到所述指令译码单元；

所述指令译码单元连接所述控制状态机，用于对所述并行数据译码后，将译码结果发送到所述控制状态机；

所述控制状态机连接所述逻辑控制单元，用于根据所述译码结果发送对应的状态信号到所述逻辑控制单元；

所述逻辑控制单元连接所述数据流驱动模块，用于根据所述状态信号控制所述数据流驱动模块执行所述第二操作。

4.一种基于FPGA的在线下载电路配置方法，其特征在于，包括以下步骤：

S1、对以第一时钟频率串行输入的数据流进行解串；

S2、将解串后的数据转换为第一位宽的并行数据；

将所述第一位宽的并行数据转换为第二位宽的并行数据；

根据第二位宽的并行数据对应将所述第一时钟频率调整为第二时钟频率；

S3、当判断所述并行数据为写数据指令时，执行第一操作，或当判断所述并行数据为读数据指令时，执行第二操作；

S4、根据所述第二操作，以第二时钟频率输出第二位宽的并行数据到内存中；

其中，第一指令为不需要执行读取数据传输缓存模块的操作；第二指令为需要执行读取数据传输缓存模块的操作，并且，判断所述串行输入的数据流帧头数据正确时，将所述并行数据输出到所述数据传输缓存模块；当判断所述串行输入的数据流帧头数据错误时，停止解串，以及若解串已经完成但尚未对齐完成，则停止对齐，若对齐完成，则不输出数据到数据传输缓存模块，其中，所述解串和所述对齐操作并行处理。