[发明专利]半导体器件及其制造方法有效

专利信息
申请号: 201711381037.3 申请日: 2017-12-20
公开(公告)号: CN108321203B 公开(公告)日: 2023-06-30
发明(设计)人: 藤井宏基;森隆弘 申请(专利权)人: 瑞萨电子株式会社
主分类号: H01L29/78 分类号: H01L29/78;H01L29/06;H01L21/762
代理公司: 广州三环专利商标代理有限公司 44202 代理人: 郝传鑫
地址: 日本*** 国省代码: 暂无信息
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摘要: 发明提供一种半导体器件及其制造方法。在填埋p+源极区域(SC)与p+漏极区域(DC)之间的隔离槽(TNC)的内部的隔离绝缘膜(SIS)的上表面形成有凹部(HL)。p漂移区(DFT)位于隔离槽(TNC)的下侧且与p+漏极区域(DC)连接。门电极(GE)填埋凹部(HL)的内部。n型杂质区域(NH)位于p漂移区(DFT)的下侧且凹部(HL)的正下方。
搜索关键词: 半导体器件 及其 制造 方法
【主权项】:
1.一种半导体器件,其特征在于,具备:半导体基板,其具有主表面,且在所述主表面具有隔离槽;第一导电型的源极区域,其配置在所述半导体基板的所述主表面上;第一导电型的漏极区域,其配置在所述主表面上,并且在所述第一导电型的漏极区域与所述源极区域之间夹着所述隔离槽;第一导电型的漂移区,其位于所述隔离槽的下侧并且与所述漏极区域连接;隔离绝缘膜,其填埋所述隔离槽的内部,并且在所述隔离绝缘膜的上表面具有凹部;门电极,其以与夹在所述源极区域和所述漂移区之间的所述主表面绝缘的方式与该主表面对置,并且所述门电极填埋所述凹部的内部;第二导电型的第一杂质区域,其具有位于所述漂移区的下侧且位于所述凹部的正下方的部分。
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