[发明专利]DDR可综合物理层中用延迟链计算时钟周期的电路及方法

摘要

本发明涉及DDR可综合物理层中用延迟链计算时钟周期的技术。本发明的目的是能够自动并且高精度的对输入时钟的时钟周期进行测量，以满足在不同工艺下测量时钟的灵活性，提出了一种DDR可综合物理层中用延迟链计算时钟周期的电路及方法，其技术方案要点为：第一时钟通过第一时钟相位检测寄存器及第二时钟相位检测寄存器后得到第一输出信号；第二时钟通过第三时钟相位检测寄存器及第四时钟相位检测寄存器后得到第二输出信号；调整主延迟链设置的延迟值，使输入时钟的上升沿与第二时钟的上升沿对齐，使第一输出信号的值为1，第二时钟信号的值为0，此时主延迟链及副延迟链锁定输入时钟；把调整后主延迟链及副延迟链实际的延迟值相加得到最终的时钟周期。

主权项

DDR可综合物理层中用延迟链计算时钟周期的电路，包括输入时钟，其特征在于，还包括主延迟链、副延迟链、第一时钟相位检测寄存器、第二时钟相位检测寄存器、第三时钟相位检测寄存器和第四时钟相位检测寄存器，所述输入时钟分别与第一至第四时钟相位检测寄存器的时钟端连接，输入时钟与主延迟链的输入端连接，主延迟链的输出端与副延迟链的输入端连接，副延迟链的输出端与第三时钟相位检测寄存器的信号端连接，第三时钟相位检测寄存器的输出端与第四时钟相位检测寄存器的信号端连接，第四时钟相位检测寄存器的输出端的信号为第二输出信号，主延迟链的输出端与第一时钟相位检测寄存器的信号端连接，第一时钟相位检测寄存器的输出端与第二时钟相位检测寄存器的信号端连接，第二时钟相位检测寄存器的输出端的输出信号为第一输出信号。