[发明专利]DDR可综合物理层中用延迟链计算时钟周期的电路及方法

说明书

本发明涉及DDR可综合物理层中用延迟链计算时钟周期的技术。本发明的目的是能够自动并且高精度的对输入时钟的时钟周期进行测量，以满足在不同工艺下测量时钟的灵活性，提出了一种DDR可综合物理层中用延迟链计算时钟周期的电路及方法，其技术方案要点为：第一时钟通过第一时钟相位检测寄存器及第二时钟相位检测寄存器后得到第一输出信号；第二时钟通过第三时钟相位检测寄存器及第四时钟相位检测寄存器后得到第二输出信号；调整主延迟链设置的延迟值，使输入时钟的上升沿与第二时钟的上升沿对齐，使第一输出信号的值为1，第二时钟信号的值为0，此时主延迟链及副延迟链锁定输入时钟；把调整后主延迟链及副延迟链实际的延迟值相加得到最终的时钟周期。

技术领域

本发明涉及延迟链测量时钟周期技术，特别涉及DDR可综合物理层中用延迟链计算时钟周期的技术。

背景技术

如今，内存种类多种多样，但双倍数据速率(DDR)内存仍占有主导地位，为了处理高达2Gb/s的数据流，一个稳定高效的DDR物理层是必须的。如果DDR物理层是可综合的物理层，那么就可以为设计带来巨大的灵活性，因为可综合物理层中重要的部件延迟链是以RTL代码的形式存在于设计当中，这就允许了延迟电路能够用于多种工艺的电路之中。DDR时钟存在533Mhz,667Mhz,800Mhz等多个时钟频率，那么延迟链能够自动测量时钟就成为了一个重要的问题。

发明内容

本发明的目的是提供一种DDR可综合物理层中用延迟链计算时钟周期的电路及方法，能够自动并且高精度的对输入时钟的时钟周期进行测量，以满足在不同工艺下测量时钟的灵活性。

本发明解决其技术问题，采用的技术方案是：DDR可综合物理层中用延迟链计算时钟周期的电路，包括输入时钟，其特征在于，还包括主延迟链、副延迟链、第一时钟相位检测寄存器、第二时钟相位检测寄存器、第三时钟相位检测寄存器和第四时钟相位检测寄存器，所述输入时钟分别与第一至第四时钟相位检测寄存器的时钟端连接，输入时钟与主延迟链的输入端连接，主延迟链的输出端与副延迟链的输入端连接，副延迟链的输出端与第三时钟相位检测寄存器的信号端连接，第三时钟相位检测寄存器的输出端与第四时钟相位检测寄存器的信号端连接，第四时钟相位检测寄存器的输出端的信号为第二输出信号，主延迟链的输出端与第一时钟相位检测寄存器的信号端连接，第一时钟相位检测寄存器的输出端与第二时钟相位检测寄存器的信号端连接，第二时钟相位检测寄存器的输出端的输出信号为第一输出信号。

具体地，所述主延迟链设置的延迟值至少覆盖输入时钟的半个周期。

进一步地，所述主延迟链包括128级延迟器件。

具体地，所述输入时钟为最小化时钟偏移。

再进一步地，所述副延迟链设置的延迟值至少跨越输入时钟的时钟沿亚稳态。

具体地，所述副延迟链包括8级延迟器件。

DDR可综合物理层中用延迟链计算时钟周期的方法，应用于DDR可综合物理层中用延迟链计算时钟周期的电路，其特征在于，包括以下步骤：

步骤1、输入时钟通过主延迟链后得到第一时钟；

步骤2、第一时钟通过副延迟链后得到第二时钟；

步骤3、第一时钟通过第一时钟相位检测寄存器及第二时钟相位检测寄存器后得到第一输出信号；

步骤4、第二时钟通过第三时钟相位检测寄存器及第四时钟相位检测寄存器后得到第二输出信号；

步骤5、调整主延迟链设置的延迟值，使输入时钟的上升沿与第二时钟的上升沿对齐，从而使第一输出信号的值为1，第二时钟信号的值为0，此时主延迟链及副延迟链锁定输入时钟；

步骤6、把调整后主延迟链实际的延迟值与副延迟链实际的延迟值相加得到最终的时钟周期。