[发明专利]浮点数运算电路及方法有效
| 申请号： | 201711106649.1 | 申请日： | 2017-11-10 |
| 公开（公告）号： | CN109783055B | 公开（公告）日： | 2021-02-12 |
| 发明（设计）人： | 陈嘉怡 | 申请（专利权）人： | 瑞昱半导体股份有限公司 |
| 主分类号： | G06F7/575 | 分类号： | G06F7/575 |
| 代理公司： | 北京康信知识产权代理有限责任公司 11240 | 代理人： | 梁丽超;田喜庆 |
| 地址： | 中国台*** | 国省代码： | 台湾;71 |
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| 摘要： | 本发明揭露了一种浮点数运算电路及方法。浮点数运算电路用于对一第一运算元、一第二运算元及一第三运算元进行一融合乘积累加法运算或一乘积累加法运算，或是对该第一运算元及该第二运算元进行一乘法运算。该浮点数运算电路包含二修整电路、一乘法电路、一选择电路、一控制电路以及一加法电路。控制电路控制各种运算的排程以及各计算路径上资源的运用，以简化电路及提升处理器的效能。 | ||
| 搜索关键词： | 浮点 运算 电路 方法 | ||
【主权项】：
1.一种浮点数运算电路，用于对一第一运算元、一第二运算元及一第三运算元进行一融合乘积累加法运算或一乘积累加法运算，或是对该第一运算元及该第二运算元进行一乘法运算，该浮点数运算电路包含：一乘法电路，接收该第一运算元及该第二运算元，对该第一运算元及该第二运算元进行该乘法运算以产生一未经修整的积及一经修整的积；一选择电路，耦接该乘法电路，用来接收该未经修整的积及该经修整的积，并输出该未经修整的积及该经修整的积的其中之一；一控制电路，耦接该选择电路，当该浮点数运算电路执行该乘积累加法运算时，控制该选择电路输出该经修整的积，以及当该浮点数运算电路执行该融合乘积累加法运算时，控制该选择电路输出该未经修整的积；以及一加法电路，耦接该选择电路，接收该未经修整的积及该经修整的积的其中之一以及该第三运算元，将该未经修整的积及该经修整的积的其中之一与该第三运算元相加，以得到一运算结果，其中该运算结果为该融合乘积累加法运算或该乘积累加法运算的结果；其中，该加法电路的总输入位数大于两倍的该第一运算元、第二运算元或第三运算元的位数。
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