[发明专利]一种半导体芯片终端测试系统的优化调度方法

摘要

本发明涉及一种半导体芯片终端测试系统的优化调度方法，方法为通过确定半导体芯片后端加工过程最终测试阶段的调度模型和优化目标，并使用基于改进的教与学算法的优化调度方法对目标进行优化；其中，调度模型依据半导体芯片后端加工过程的最终测试阶段，每个芯片在每台设备上的工序数、到达时间和测试时间来建立，同时优化目标为最小化最大完成时间。本发明提出了半导体芯片后端加工过程的最终测试阶段的调度模型和优化目标，可在短时间内获得半导体芯片最终测试阶段调度问题的优良解，从而保证芯片在出场时候能够具有较高的合格率，使工艺过程的表达更加清晰准确。

主权项

一种半导体芯片终端测试系统的优化调度方法，其特征在于：通过确定半导体芯片后端加工过程最终测试阶段的调度模型和优化目标，并使用基于改进的教与学算法的优化调度方法对目标进行优化；其中，调度模型依据半导体芯片后端加工过程的最终测试阶段，每个芯片在每台设备上的工序数、到达时间和测试时间来建立，同时优化目标为最小化最大完成时间Cmax(π)：Cmax(π)=max{J_time(π1T(1))+P_time(π1T(1)),...,J_time(πTjT(j))+P_time(πTjT(j))}]]>J_time(πlT(j))={J_time(πl-1T(j))+P_time(πl-1T(j))+Set_time(πl-1T(j),πlT(j)),R_time(πlT(j))}]]>J_time(πlT(j))=max{J_time(πl-1T(j))+P_time(πl-1T(j))+Set_time(πl-1T(j),πlT(j)),]]>J_time(πT(last_m(πlT(j)))last_p(πlT(j)))+P_time(πT(last_m(πlT(j)))last_p(πlT(j)))}]]>Cmax(π*)=minπ⋐ΠCmax(π)]]>π*=arg{Cmax(π)}→min,∀π∈Π]]>j＝1,2,..s_m，l＝1,2,…,S_Tj式中，测试设备数为s_m，每个芯片k∈(1,2,…,s_c)需要Test_Sk道测试工序，同种芯片的不同工序需要按先后顺序加工；所有工序只能由待测试的芯片集合S中满足加工约束的设备加工，S中包含了s_c块芯片；芯片的测试时间与不同的测试设备有关，任何设备同一时刻只能测试一种芯片；不同种芯片间带序相关设置时间，设置时间依赖于测试顺序，同种芯片间的设置时间为0；为总工序数，π＝[π1,π2,…,πS_Test]为待测试的s_c个芯片的基于工序的排列，该排列中的产品从左往右根据一定规则和加工约束分配到各台设备上加工，πi∈(1,2,…,s_c),i＝1,2,…,S_Test；S_Tj为第j台设备上测试的工序总数，得到为第j台设备上所测试芯片基于工序的排列，,l＝1,2,…,S_Tj；为的测试时间，l＝0,1,2,…,S_Tj，为与之间的设置时间，l＝0,1,2,…,S_Tj，当l＞1且时为的开始测试时间l＝0,1,2,…,S_Tj，为前一次测试所用的设备号，l＝0,1,2,…,S_Tj，当是首次测试时则为在前一个设备上的排列中从左往右的位置，是芯片l首次到达第j台设备的时间；优化的目标为在所有需测试芯片排序的集合Π中找到一个使得最大完成时间Cmax(π)最小。