[发明专利]一种半导体芯片终端测试系统的优化调度方法

说明书

技术领域

本发明涉及一种半导体芯片终端测试系统的优化调度方法，属于生产车间智能优化调度领域。

背景技术

半导体制造属于典型的资金密集型产业，其投入资金的绝大部分都被机器设备所占用。为了在日益激烈的市场竞争中取得优势，许多半导体企业都把更多的注意力放在了提高设备的使用效率上面。鉴于在企业设备及其它资源产能有限的条件下，通过合理的调度可以对设备利用率、交货期、库存情况等产生极大的影响，本发明选择以如何产生最有效的调度为切入点，针对半导体芯片测试生产线进行优化研究。

半导体制造一般包括四个阶段：晶圆制造(wafer fabrication)，晶圆测试(wafer probe)，封装(assembly)和芯片测试(final testing)。其中，晶圆制造阶段负责在晶圆上执行光刻(Photolithography)、蚀刻(Etching)、扩散(Diffusion)、离子注入(Ion implant) 等步骤，使其表面形成一个个晶粒；随后在晶圆测试阶段，针测(Probe)仪器对每个晶粒进行电性测试，并将不合格的晶粒用墨点标记出来；到了封装阶段，不合格晶粒会被舍弃，而合格的晶粒会被固定在一个基座上与基座插脚进行连接，然后封装成一块集成电路芯片(Integrated Circuit，IC)；芯片测试阶段是半导体制造的最后一个阶段，在这里将封装好的芯片置于多种环境下进行各项产品性能检测。芯片测试阶段主要工序包括功能测试(Test)、热循环测试(Cycling)、老化测试(Burn-in)以及外观测试(Scan)。

在半导体制造过程中，晶圆制造与晶圆测试两个阶段一般被称为前端制造，而封装和芯片测试两个阶段则被称为后端制造。由于在前端制造中存在的生产调度问题已被众多学者所研究，运作效率得到大幅提升，导致后端制造逐渐成为半导体制造的瓶颈，开始引起广泛关注。

半导体芯片最终测试阶段主要是包括加工工序不同的同种半导体IC工件以及相同加工工序的不同半导体IC工件重复访问多台并行测试机和对其烘干的两类测试设备。每批加工完成的半导体芯片需要依据企业或客户的不同要求对其进行不同次数的测试。一般而言，部分逻辑性的集成产品，只需在一种测试机上测试一次即可，但多数半导体IC工件则需要几次最终测试。显然，针对该类半导体IC工件在进行最终测试的时候，同一种工件可能需要几次在不同的并行机上进行测试工作，即多工序现象，依据客户的不同的要求产品到达被加工的机器的时间不同，即带到达时间的现象，这种问题就是典型的带到达时间、多工序、加工约束和序相关设置时间的并行机调度问题(PMSP_AMPS)。

发明内容

本发明所要解决的技术问题是在较短时间内获得半导体集成电路的生产制造过程中的优化调度问题的优良解的问题，提供了一种半导体芯片终端测试系统的优化调度方法。

本发明的技术方案是：一种半导体芯片终端测试系统的优化调度方法，通过确定半导体芯片后端加工过程最终测试阶段的调度模型和优化目标，并使用基于改进的教与学算法的优化调度方法对目标进行优化；其中，调度模型依据半导体芯片后端加工过程的最终测试阶段，每个芯片在每台设备上的工序数、到达时间和测试时间来建立，同时优化目标为最小化最大完成时间C_max(π)：

j＝1,2,..s_m，l＝1,2,…,S_T_j