[发明专利]在集成电路中形成ANA区域的方法有效
| 申请号： | 201710858126.6 | 申请日： | 2017-09-21 |
| 公开（公告）号： | CN107863295B | 公开（公告）日： | 2021-07-30 |
| 发明（设计）人： | 古拉密·波奇;杰森·伊葛尼·史蒂芬;金炳烨;艾克·麦克·奇尔德二世;布瑞斯·纳拉辛哈 | 申请（专利权）人： | 格芯(美国)集成电路科技有限公司 |
| 主分类号： | H01L21/311 | 分类号： | H01L21/311;H01L21/768 |
| 代理公司： | 北京戈程知识产权代理有限公司 11314 | 代理人： | 程伟;王锦阳 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 本发明涉及在集成电路中形成ANA区域的方法，其中，一种方法包括提供一结构，其具有各自设置于介电堆栈上方的第一硬掩模层、中介层、第二硬掩模层及心轴层。用一心轴掩模将由数个心轴组成的阵列图案化于该心轴层中。用第一截切掩模图案化一ANA沟槽于该心轴层中。用第二截切掩模图案化该ANA沟槽于该中介层中。设置一有机平坦化层(OPL)于该结构上方。蚀刻该OPL以只在该ANA沟槽中设置它，使得该OPL的顶面低于该第二硬掩模层。蚀刻该结构以在该介电堆栈的一介电层中形成一图案，从而在该介电层中形成由数条金属线组成的阵列，该图案中由该ANA沟槽形成的一部分在该介电层内形成一ANA区域。 | ||
| 搜索关键词： | 集成电路 形成 ana 区域 方法 | ||
【主权项】：
一种方法，包含：提供一结构，其具有各自设置于介电堆栈上方的第一硬掩模层、中介层、第二硬掩模层及心轴层；用一心轴掩模图案化由数个心轴组成的阵列于该心轴层中；用一第一截切掩模图案化一ANA沟槽于该心轴层中；用一第二截切掩模图案化该ANA沟槽于该中介层中；设置一有机平坦化层(OPL)于该结构上方；蚀刻该OPL以只设置该OPL于该ANA沟槽中使得该OPL的顶面低于该第二硬掩模层；蚀刻该结构以在该介电堆栈的介电层中形成一图案；以及从在该介电层中的该图案形成由数条交替心轴及非心轴金属线组成的一阵列，由该ANA沟槽形成的该图案的一部分在该介电层内形成一ANA区域。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
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H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
