[发明专利]一种近阈值电压全数字逐次逼近寄存器延时锁定环系统

摘要

本发明公开了一种近阈值电压全数字逐次逼近寄存器延时锁定环系统，数据选择器的输入连接系统时钟信号clkin和基于clkin产生的短脉冲信号clk_dge，数据选择器的输出连接PVT补偿延时线的输入端，PVT补偿延时线的输出端与锁定延时线的输入端连接，PVT检测器通过译码器一与PVT补偿延时线的输入端连接，逐次逼近寄存器控制器通过译码器二与锁定延时线的输入端连接，时序控制器的输出端分别连接逐次逼近寄存器控制器和相位采样器的输入端。本发明通过设计和实现基于标准单元的全数字集成电路设计流程，是一个宽工作频率范围、快速锁定、工作在近阈值电压附近、无谐波锁定和零延时陷阱问题的全数字SARDLL。

主权项

一种近阈值电压全数字逐次逼近寄存器延时锁定环系统，其特征在于：包括有数据选择器、PVT补偿延时线、锁定延时线、译码器一、译码器二、PVT检测器、逐次逼近寄存器控制器、时序控制器和相位采样器,所述的数据选择器的两个输入端分别连接系统输入时钟信号clkin和基于clkin产生的短脉冲信号clk_edge，数据选择器的输出端连接PVT补偿延时线的输入端，PVT补偿延时线的输出端与锁定延时线的输入端连接，PVT检测器通过译码器一与PVT补偿延时线的延时量控制端连接，逐次逼近寄存器控制器通过译码器二与锁定延时线的延时量控制端连接，时序控制器的输出端分别连接逐次逼近寄存器控制器和相位采样器的输入端，相位采样器的输出端连接逐次逼近寄存器控制器的输入端，锁定延时线的输出端还与相位采样器的输入端连接，输入时钟信号clkin通过数据选择器进入PVT补偿延时线，通过锁定延时线到达输出端clkout，通过控制PVT补偿延时线和锁定延时线提供的延时量，使输出时钟信号clkout与输入时钟信号clkin的相位同步，达到锁定状态，PVT检测器的输出信号d[5:0]通过译码器一译码后用于控制PVT补偿延时线提供的延时量，逐次逼近寄存器控制器的输出c[10:0]通过译码器二译码后用于控制锁定延时线提供的延时量。