[发明专利]一种近阈值电压全数字逐次逼近寄存器延时锁定环系统

说明书

本发明公开了一种近阈值电压全数字逐次逼近寄存器延时锁定环系统，数据选择器的输入连接系统时钟信号clkin和基于clkin产生的短脉冲信号clk_dge，数据选择器的输出连接PVT补偿延时线的输入端，PVT补偿延时线的输出端与锁定延时线的输入端连接，PVT检测器通过译码器一与PVT补偿延时线的输入端连接，逐次逼近寄存器控制器通过译码器二与锁定延时线的输入端连接，时序控制器的输出端分别连接逐次逼近寄存器控制器和相位采样器的输入端。本发明通过设计和实现基于标准单元的全数字集成电路设计流程，是一个宽工作频率范围、快速锁定、工作在近阈值电压附近、无谐波锁定和零延时陷阱问题的全数字SARDLL。

技术领域

本发明涉及控制时序信号的产生技术领域，尤其涉及一种近阈值电压全数字逐次逼近寄存器延时锁定环系统。

背景技术

近年来，可穿戴器件、生物医疗和智能传感网络等应用场合对数字集成电路的要求是尽可能小的功耗，以延长电池的寿命。降低集成电路的电源电压可以有效地减小功耗，因此，工作在近阈值电压附近的集成电路被提出来。在集成电路中，全数字延时锁定环(delay-locked loop,DLL)被广泛地用来产生各种控制时序信号。设计和实现能工作在近阈值电压的全数字延时锁定环具有重要的意义。

美国弗吉尼亚大学研究小组设计了一个能工作在近阈值电压(Near ThresholdVoltage,NTV)附近的全数字延时锁定环(All Digital Delay Locked Loop,ADDLL)(MehdiSadi and Mircea Stan,“Design of near threshold all digital delay lockedloops,”2012 IEEE International SOC Conference,pp.137-142,DOI:10.1109/SOCC.2012.6398398)，其结构框图如图1所示，由多级电容延时线、相位检测器和带时钟门控功能的同步计数器组成。该ADDLL所用的延时线结构如图2所示，由反相器、金属氧化物半导体晶体管组成。该方案有两个缺点：第一、该方案采用的延时线为定制结构，因此整个ADDLL采用定制设计流程，与数字集成电路标准流程相比，定制设计流程耗费人力；第二、采用计数器作为控制器，锁定速度慢。

另一方面，现有的采用可复位数控延时线(Digitally Controlled Delay Line,DCDL)消除谐波锁定(Harmonic Lock)和零延时陷阱(Zero-delay trap)问题的基于标准单元的全数字逐次逼近寄存器延时锁定环(successive approximation register-controlled delay-locked loop,SARDLL)都是工作在超阈值电压条件下。

发明内容

本发明目的就是为了弥补已有技术的缺陷，提供一种近阈值电压全数字逐次逼近寄存器延时锁定环系统。

本发明设计一个宽工作频率范围和快速锁定的工作在近阈值电压附近的全数字逐次逼近寄存器延时锁定环，其采用可复位数控延时线来消除谐波锁定和零延时陷阱问题，采用补偿电路补偿在近阈值电压附近工艺、电压和温度(Process,Voltage,Temperature,PVT)变化引起的波动。整个设计采用基于标准单元的数字集成电路设计流程以节省人力。

本发明是通过以下技术方案实现的：