[发明专利]一种高速并行多路分数延时滤波器实现方法

摘要

本发明属于通信技术领域，涉及一种基于拉格朗日插值的高速并行多路分数延时滤波器实现技术。本发明使分数延时滤波器，可以应用在高速、并行多路的条件下，同时使用拉格朗日插值算法简化了求解滤波器系数的过程。本发明所提出的基于拉格朗日插值的高速并行多路分数延时滤波器实现技术，适合在FPGA、DSP等高速平台中实现，便于实际应用。

主权项

一种高速并行多路分数延时滤波器实现方法，其特征在于，包括如下步骤：a.对目标信号进行采样得到x[n]；b.假设我们要实现的基于拉格朗日插值的高速并行多路分数延时滤波器阶数为N，利用采样数据构造拉格朗日插值函数，具体如下：b1.假设采样周期为Ts，选取最前面的连续N个采样点：{(0,x[0]) (Ts,x[Ts]) … ((N‑1)Ts,x[(N‑1)Ts])}；b2.利用前N个采样点，构造分数延时量为Δ的拉格朗日插值函数：其中：t[n]＝{0 Ts … (N‑1)Ts}t[m]＝{0 Ts … (N‑1)Ts}x[n]＝{x[0] x[Ts] … x[(N‑1)Ts]}0＜Δ＜TsΔ是要补偿的分数延时量，为采样周期的分数倍；c.计算基于拉格朗日插值的分数延时滤波器系数并构造横向滤波结构，具体如下：c1.将公式1展开成如下形式：其中，cm[n]为公式1展开式中Δ0,Δ1,Δ2…ΔN‑1的系数；c2.将延时量Δ带入公式2中计算出分数延时滤波器系数：c3.构造横向滤波结构：f[n]=h[n]*x[n]=Σk=0N-1h[k]x[n-k],n=0,1,2...∞]]>其中，h[k]为计算出的分数延时滤波器系数，f[n]是对输入数据x[n]补偿了延时Δ的输出数据；d.根据实际应用要求对输入数据x[n]、滤波器系数h[n]、延时补偿输出f[n]进行分路处理，并利用z变换推导出基于拉格朗日插值的高速并行多路分数延时滤波器的实际结构：d1.对输入数据x[n]和滤波器系数h[n]进行z变换：X(z)=Σn=0N-1x[n]z-n]]>H(z)=Σn=0N-1h[n]z-n]]>d2.得到f[n]的z变换表达式f(z)：d3.根据实际要求对x[n]、h[n]、f[n]进行分路处理，并对分路后的数据进行z变换，假设需要并行L路输入，并行L路输出，则分路方法如下所示：首先在时域上对x[n]、h[n]和f[n]进行分路：对公式5进行z变换得到：d4.利用z变换推导出基于拉格朗日插值的高速并行多路分数延时滤波器的实际结构：将公式6带入到公式4中得到基于拉格朗日插值的高速并行多路分数延时滤波器结构z变换域的表达式：公式7的矩阵形式表示如下所示：公式8中的F0…FL‑1代表时域上的f0[n]…fL‑1[n]，即并行L路输出子序列，X0…XL‑1代表时域上的x0[n]…xL‑1[n]，即并行L路输入子序列，H0…HL‑1代表时域上的h0[n]…hL‑1[n]，即滤波器系数子序列，公式8中的相乘即代表时域上的卷积，也就是输入子序列通过滤波器系数子序列，与之进行卷积运算。带有z‑L的乘积项代表的是卷积运算后的结果要在时域上延时L个系统时钟。根据公式8中各个矩阵元素的运算关系得到的滤波器结构就是我们所要实现的基于拉格朗日插值的高速并行多路分数延时滤波器结构；e.当需要补偿的分数延时量Δ发生变化时，只需要把新的Δ'带入到公式3中计算出新的h'[k]，不用改变结构，只需要改变滤波器系数，就可以得到延时补偿量为Δ'的基于拉格朗日插值的高速并行多路分数延时滤波器结构。