[发明专利]一种高速并行多路分数延时滤波器实现方法

说明书

本发明属于通信技术领域，涉及一种基于拉格朗日插值的高速并行多路分数延时滤波器实现技术。本发明使分数延时滤波器，可以应用在高速、并行多路的条件下，同时使用拉格朗日插值算法简化了求解滤波器系数的过程。本发明所提出的基于拉格朗日插值的高速并行多路分数延时滤波器实现技术，适合在FPGA、DSP等高速平台中实现，便于实际应用。

技术领域

本发明属于通信技术领域，涉及一种基于拉格朗日插值的高速并行多路分数延时滤波器实现技术。

背景技术

宽带波束形成技术的核心是控制信号在阵内的延时，以抵消来自不同方向的信号在空间的延时，使各阵元间的信号能够同相相加，从而获得波束指向和方向增益。模拟延迟线的成本高、体积庞大、功耗大、稳定性差，不利于实际应用，但是在数字域上实现延时补偿具有成本低、精度高、稳定性好等优点，有着良好的应用前景。在数字域上，实现采样周期整数倍的延时非常容易，对于实现采样周期分数倍延时的情况，我们通常利用分数延时滤波器对目标信号进行分数延时处理。在数字通讯系统中，为了从接收信号中恢复出数据信号，在接收端必须要有一个与接收到的数字基带信号符号速率同步的时钟信号，我们通常也采用分数延时滤波器对符号速率进行同步处理。因此，在宽带波束形成技术和符号同步等技术中，如何在数字域上实现一种高速度、高精度、高稳定性的能够对目标信号进行分数延时补偿的滤波器是非常关键的环节。

目前，在数字域上实现分数延时最常用的分数延时滤波器是基于传统Farrow结构的分数延时滤波器，因为它的滤波器系数固定，使用时只需要更改延时参数Δ，而且设计出的滤波器性能较好。但是为了得到很高的精度，其滤波器的阶数和用于逼近滤波器系数的多项式的阶数要求较高。

传统Farrow分数延时滤波器的传递函数如下所示：

其中：a_nm为滤波器系数，p∈[-0.5,0.5]，M为用于逼近滤波器系数的多项式阶数，N为滤波器阶数，理想延时滤波器频率响应函数表示为：H_id(ω,p)＝e^-jωp。

使用传统Farrow分数延时滤波器实现方法，要实现一个N阶的Farrow分数延时滤波器，需要M×N个乘法器，当N和M取值很大时，传统Farrow分数延时滤波器结构非常消耗资源，传统Farrow分数延时滤波器结构如附图1所示。

除此之外，传统Farrow分数延时滤波器有个很大的缺陷，那就是它只能适用于单路(单路数据输入，单路数据输出)、低数据率的应用场景，如果前端ADC的采样率达到1GHz以上，那么按照传统Farrow分数延时滤波器的实现方法，就要求整个系统的工作时钟也要在1GHz 以上，这在实际的FPGA和DSP应用中是不现实的。为了解决高数据率的问题，我们在前端 ADC采样后将1路数据分成L路传输，每路的数据率降为原来的因此这也要求我们的分数延时滤波器要工作在高速、并行多路(多路数据同时输入，多路数据同时输出)的情况之下，在18位ADC，采样率为1GHz的条件下，传统串行单路分数延时滤波器与并行多路分数延时滤波器的工作模式对比如图2所示。

发明内容

本发明所要解决的，就是针对上述问题，提出一种可以适用于高速、并行多路应用场景的分数延时滤波器实现技术，并且使用拉格朗日插值算法简化了传统分数延时滤波器的滤波器系数求解方法。

本发明的技术方案是：一种基于拉格朗日插值算法的高速并行多路分数延时滤波器实现技术，其特征在于可以适用于高速、并行多路的应用场景，同时相比于传统分数延时滤波器的滤波器系数求解方法更为简单明了，实现流程包括以下步骤：

a.对目标信号进行采样得到x[n]。

b.假设要实现的基于拉格朗日插值的高速并行多路分数延时滤波器阶数为N，利用采样数据构造拉格朗日插值函数，具体如下：

b1.假设采样周期为T_s，选取最前面的连续N个采样点：