[发明专利]一种基于FPGA实现的触发电平自动校准方法

摘要

本发明公开了一种基于FPGA实现的触发电平自动校准方法，属于校准技术领域，本发明方法通过电压比较电路将输入的正弦波信号整形处理成方波信号，然后在FPGA中进行方波信号正脉宽和负脉宽计数，并进行计数判别处理，以及DAC触发比较电路比较电平的判别调节，最终确定适合要求的触发电平值，通过上位机CPU进行保存及再使用。本发明方法提高了测试的速度和准确性，避免了人为观测方式的观测误差和操作偏差，对于已封装好的产品，有效克服了人为观测方法不能进行再调试、再修正的缺陷，解决了因使用环境差异、产品老化退化、注入信号差异等引起触发基准电平偏差而再校准的问题。

主权项

1.一种基于FPGA实现的触发电平自动校准方法，其特征在于：包括如下步骤：步骤1：对于给定的触发系统，根据测试准确性要求，设同步计数时钟频率为H1，输入被测信号频率为H2，根据同步计数时钟推算出被测信号一个信号周期的计数值为Num，采用同步计数时钟计数一个整形后方波信号正脉宽的计数值为N_p、负脉宽的计数值为N_n，设CPU中DAC的初始序列值为X1，设FPGA中DAC渐进步进为ΔX，设N_p为0，N_n为0，CPU通过总线在FPGA中设置DAC输出直流信号的序列值X为X1，然后进入步骤2；步骤2：FPGA依序列值X设置DAC输出直流信号，通过同步计数时钟对输入FPGA中的整形触发信号进行计数操作预判断；若：判断结果是输入整形触发信号在持续的高电平逻辑‘1’状态下计数值N_p≥Num，则停止计数，进入步骤3；或判断结果是输入整形触发信号在持续的低电平逻辑‘0’状态下计数值N_n≥Num，则停止计数，进入步骤4；或判断结果是计数过程中监测到输入整形触发信号由低电平逻辑‘0’到高电平逻辑‘1’的状态转变，则设N_p为0，N_n为0，进入步骤5；步骤3：将DAC直流信号序列值X递增ΔX，即X＝X+ΔX；设N_p为0，N_n为0，返回步骤2；步骤4：将DAC直流信号序列值X递减ΔX，即X＝X‑ΔX；设N_p为0，N_n为0，返回步骤2；步骤5：以同步计数时钟持续计数N_p，直到监测到输入整形触发信号由高电平逻辑‘1’到低电平逻辑‘0’的状态转变，则停止N_p计数，进入步骤6；步骤6：以同步计数时钟持续计数N_n，直到监测到输入整形触发信号由低电平逻辑‘0’到高电平逻辑‘1’的状态转变，则停止N_n计数，进入步骤7；步骤7：对于预置的理论计数差值N_y以及计数允许偏差值N_c，如果满足|N_p‑N_n‑N_y|≤N_C，则进入步骤9；否则进入步骤8；所述的理论计数差值N_y以及计数允许偏差N_c是通过CPU在FPGA中设置的基准判别值，其中，理论计数差值N_y的确定方法为：其中，α为整形触发信号的正脉宽占空比，N_c取值为＜10且≥0的整数；步骤8：如果N_p‑N_n‑N_y＜0，则将DAC直流信号序列值X递减ΔX，即X＝X‑ΔX，否则将DAC直流信号序列值X递增ΔX，即X＝X+ΔX；设N_p为0，N_n为0，返回步骤2；步骤9：FPGA将X定为满足N_y和N_c的最佳序列，同时总线中断通知CPU，CPU响应中断，并读取FPGA中的X值，作为之后的信号触发DAC初始序列值X1的基准值，校准过程完成。