[发明专利]一种基于FPGA实现的触发电平自动校准方法有效
| 申请号： | 201710368511.2 | 申请日： | 2017-05-23 |
| 公开（公告）号： | CN107239052B | 公开（公告）日： | 2019-09-24 |
| 发明（设计）人： | 白月胜;高长全;曹淑玉;杨志兴 | 申请（专利权）人： | 中国电子科技集团公司第四十一研究所 |
| 主分类号： | G05B19/042 | 分类号： | G05B19/042 |
| 代理公司： | 青岛智地领创专利代理有限公司 37252 | 代理人： | 种艳丽 |
| 地址： | 266555 山东省*** | 国省代码： | 山东;37 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | |||
| 搜索关键词： | 一种 基于 fpga 实现 触发 电平 自动 校准 方法 | ||
1.一种基于FPGA实现的触发电平自动校准方法，其特征在于：包括如下步骤：
步骤1：对于给定的触发系统，根据测试准确性要求，设同步计数时钟频率为H1，输入被测信号频率为H2，根据同步计数时钟推算出被测信号一个信号周期的计数值为Num，采用同步计数时钟计数一个整形后方波信号正脉宽的计数值为Np、负脉宽的计数值为Nn，设CPU中DAC的初始序列值为X1，设FPGA中DAC渐进步进为ΔX，设Np为0，Nn为0，CPU通过总线在FPGA中设置DAC输出直流信号的序列值X为X1，然后进入步骤2；
步骤2：FPGA依序列值X设置DAC输出直流信号，通过同步计数时钟对输入FPGA中的整形触发信号进行计数操作预判断；
若：判断结果是输入整形触发信号在持续的高电平逻辑‘1’状态下计数值Np≥Num，则停止计数，进入步骤3；
或判断结果是输入整形触发信号在持续的低电平逻辑‘0’状态下计数值Nn≥Num，则停止计数，进入步骤4；
或判断结果是计数过程中监测到输入整形触发信号由低电平逻辑‘0’到高电平逻辑‘1’的状态转变，则设Np为0，Nn为0，进入步骤5；
步骤3：将DAC直流信号序列值X递增ΔX，即X＝X+ΔX；设Np为0，Nn为0，返回步骤2；
步骤4：将DAC直流信号序列值X递减ΔX，即X＝X-ΔX；设Np为0，Nn为0，返回步骤2；
步骤5：以同步计数时钟持续计数Np，直到监测到输入整形触发信号由高电平逻辑‘1’到低电平逻辑‘0’的状态转变，则停止Np计数，进入步骤6；
步骤6：以同步计数时钟持续计数Nn，直到监测到输入整形触发信号由低电平逻辑‘0’到高电平逻辑‘1’的状态转变，则停止Nn计数，进入步骤7；
步骤7：对于预置的理论计数差值Ny以及计数允许偏差值Nc，如果满足|Np-Nn-Ny|≤NC，则进入步骤9；否则进入步骤8；
所述的理论计数差值Ny以及计数允许偏差Nc是通过CPU在FPGA中设置的基准判别值，其中，理论计数差值Ny的确定方法为：其中，α为整形触发信号的正脉宽占空比，Nc取值为＜10且≥0的整数；
步骤8：如果Np-Nn-Ny＜0，则将DAC直流信号序列值X递减ΔX，即X＝X-ΔX，否则将DAC直流信号序列值X递增ΔX，即X＝X+ΔX；设Np为0，Nn为0，返回步骤2；
步骤9：FPGA将X定为满足Ny和Nc的最佳序列，同时总线中断通知CPU，CPU响应中断，并读取FPGA中的X值，作为之后的信号触发DAC初始序列值X1的基准值，校准过程完成。
2.根据权利要求1所述的基于FPGA实现的触发电平自动校准方法，其特征在于：在步骤1中，所述测试准确性要求，是指输入被测信号的频率H2小于或者等于同步计数时钟频率H1的十分之一。
3.根据权利要求1所述的基于FPGA实现的触发电平自动校准方法，其特征在于：在步骤1中，所述推算出的被测信号一个信号周期的计数值Num为：
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于中国电子科技集团公司第四十一研究所，未经中国电子科技集团公司第四十一研究所许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/pat/books/201710368511.2/1.html，转载请声明来源钻瓜专利网。
