[发明专利]基于SABL逻辑的功耗平衡译码器

摘要

本发明公开了一种基于SABL逻辑的功耗平衡译码器，包括n个非门、2n个与非/与门和2n个或非/或门，第k个非门的输出端分别与2n个与非/与门的第k个输入端连接，第k个非门的反相输出端分别与2n个与非/与门的第k个反相输入端连接，第m个与非/与门的输出端和第m个或非/或门的第一输入端连接，第m个与非/与门的反相输出端和第m个或非/或门的第一反相输入端连接，n个非门的时钟端、2n个与非/与门的时钟端和2n个或非/或门的时钟端连接，2n个或非/或门的第二输入端连接，2n个或非/或门的第二反相输入端连接；优点是运用CMOS的静态互补输入，实现或门与或非门两个逻辑功能，能够有效防御差分功耗。

主权项

一种基于SABL逻辑的功耗平衡译码器，其特征在于包括n个非门、2n个与非/与门和2n个或非/或门，n为大于等于1的整数；所述的非门具有时钟端、输入端、反相输入端、输出端和反相输出端，所述的与非/与门具有时钟端、n个输入端、n个反相输入端、输出端和反相输出端，所述的或非/或门具有时钟端、第一输入端、第一反相输入端、第二输入端、第二反相输入端、输出端和反相输出端；第k个所述的非门的输出端分别与2n个所述的与非/与门的第k个输入端连接，第k个所述的非门的反相输出端分别与2n个所述的与非/与门的第k个反相输入端连接，k＝1，2，…，n；第m个所述的与非/与门的输出端和第m个所述的或非/或门的第一输入端连接，第m个所述的与非/与门的反相输出端和第m个所述的或非/或门的第一反相输入端连接，m＝1，2，…，2n；n个所述的非门的时钟端、2n个所述的与非/与门的时钟端和2n个所述的或非/或门的时钟端连接且其连接端为所述的译码器的时钟端；2n个所述的或非/或门的第二输入端连接且其连接端为所述的译码器的使能端，2n个所述的或非/或门的第二反相输入端连接且其连接端为所述的译码器的反相使能端；所述的或非/或门包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极、所述的第四PMOS管的源极和所述的第三NMOS管的栅极均接入电源，所述的第一PMOS管的栅极、所述的第四PMOS管的栅极和所述的第八NMOS管的栅极连接且其连接端为所述的或非/或门的时钟端，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第一NMOS管的漏极和所述的第二NMOS管的栅极连接且其连接端为所述的或非/或门的或非逻辑输出端，所述的第二PMOS管的栅极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第一NMOS管的栅极和所述的第二NMOS管的漏极连接且其连接端为所述的或非/或门的或逻辑输出端，所述的第一NMOS管的源极、所述的第三NMOS管的漏极、所述的第四NMOS管的漏极和所述的第六NMOS管的漏极连接，所述的第二NMOS管的源极、所述的第三NMOS管的源极和所述的第五NMOS管的漏极连接，所述的第四NMOS管的源极、所述的第五NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第六NMOS管的源极、所述的第七NMOS管的源极和所述的第八NMOS管的漏极连接，所述的第八NMOS管的源极接地，所述的第四NMOS管的栅极为所述的或非/或门的第一输入端，所述的第五NMOS管的栅极为所述的或非/或门的第一反相输入端，所述的第六NMOS管的栅极为所述的或非/或门的第二输入端，所述的第七NMOS管的栅极为所述的或非/或门的第二反相输入端。