[发明专利]基于SABL逻辑的功耗平衡译码器

说明书

本发明公开了一种基于SABL逻辑的功耗平衡译码器，包括n个非门、2ⁿ个与非/与门和2ⁿ个或非/或门，第k个非门的输出端分别与2ⁿ个与非/与门的第k个输入端连接，第k个非门的反相输出端分别与2ⁿ个与非/与门的第k个反相输入端连接，第m个与非/与门的输出端和第m个或非/或门的第一输入端连接，第m个与非/与门的反相输出端和第m个或非/或门的第一反相输入端连接，n个非门的时钟端、2ⁿ个与非/与门的时钟端和2ⁿ个或非/或门的时钟端连接，2ⁿ个或非/或门的第二输入端连接，2ⁿ个或非/或门的第二反相输入端连接；优点是运用CMOS的静态互补输入，实现或门与或非门两个逻辑功能，能够有效防御差分功耗。

技术领域

本发明涉及一种译码器，尤其是涉及一种基于SABL逻辑的功耗平衡译码器。

背景技术

近年来，由于信息安全技术的飞速发展，以密码芯片为主要部件的嵌入式设备广泛应用于网络、智能卡、智能锁等领域，为我们的日常生活带来了方便。可是，在设备进行密码算法时，密码芯片会泄露出在处理数据时造成的能量消耗，电磁辐射以及运行时间等物理信息。而攻击者可以根据这些物理信息对密码芯片进行旁道攻击，从而盗取密匙。在众多的旁道攻击方法中，差分功耗分析(DPA)是一种简单高效的攻击方法，它使密码芯片的安全性大大降低。据此，国内外学者提出了多种防御DPA攻击技术，例如基于掩码的双轨预充逻辑(Masked Dual-Rail Pre-charge Logic，MDPL)、双电压单轨动态逻辑(Dual-voltageSingle-rail Dynamic Logic，DSDL)以及灵敏放大型逻辑(Sense Amplifier BasedLogic，SABL)等。上述三种技术中，DSDL由于缺少对称的下拉网络，其求值速度慢且双电压设计不利于集成；而MDPL，当MDPL的输入信号之间存在延迟差异时，它防御DPA攻击性能较差；SABL具有工作速度快和防御DPA攻击性能好等特点，相对于DSDL和MDPL优点突出，逐渐成为防御DPA攻击的常用技术。

译码器是实现将输入二进制代码转换成另一种特定状态输出的组合逻辑器件，主要分为变量译码器和显示译码器两大类。变量译码器是一种较少输入变为较多输出的器件，常见的有n线-2ⁿ线译码和8421BCD码译码两类；显示译码器用来将二进制数转换成对应的七段码，可分为驱动LED和驱动LCD两类。译码器广泛应用于各种数字加密系统中，是构成逻辑运算或信息储存的关键逻辑模块。研究表明，译码器是存储器电路中能量消耗显著的部件之一，译码器输出的数据和存储的密钥(包括地址信息和数据信息)紧密相关，因此在差分功耗分析中最常利用译码器的能量消耗变化作为破解传统密码芯片。

鉴此，设计一种基于SABL逻辑的功耗平衡译码器对防御DPA攻击具有重要意义。

发明内容

本发明所要解决的技术问题是提供一种可以防御DPA攻击的基于SABL逻辑的功耗平衡译码器。