[发明专利]用于操作DDR可兼容异步存储器模块的系统和方法有效
| 申请号： | 201710212112.7 | 申请日： | 2017-04-01 |
| 公开（公告）号： | CN107481746B | 公开（公告）日： | 2023-07-18 |
| 发明（设计）人： | 林璇渶;张牧天;牛迪民;郑宏忠;金寅东 | 申请（专利权）人： | 三星电子株式会社 |
| 主分类号： | G11C7/10 | 分类号： | G11C7/10;G06F13/16 |
| 代理公司： | 北京铭硕知识产权代理有限公司 11286 | 代理人： | 曾世骁;苏银虹 |
| 地址： | 韩国京畿*** | 国省代码： | 暂无信息 |
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| 摘要： | 提供了一种用于操作DDR可兼容异步存储器模块的系统和方法。所述方法包括：在主机存储器控制器和存储器模块之间提供DDR接口；在主机存储器控制器和存储器模块之间提供消息接口。存储器模块包括非易失性存储器和DRAM，其中，DRAM被配置为非易失性存储器的DRAM高速缓存。存储器模块的非易失性存储器中存储的数据可由存储器模块的非易失性存储器控制器异步地访问，并且DRAM高速缓存中存储的数据可由主机存储器控制器直接并同步地访问。 | ||
| 搜索关键词： | 用于 操作 ddr 兼容 异步 存储器 模块 系统 方法 | ||
【主权项】：
一种用于操作DDR可兼容异步存储器模块的方法，所述方法包括：在主机存储器控制器和存储器模块之间提供DDR接口，其中，存储器模块包括非易失性存储器和DRAM，其中，DRAM被配置为所述非易失性存储器的DRAM高速缓存；在主机存储器控制器和存储器模块之间提供消息接口；其中，存储器模块的非易失性存储器和DRAM两者都被连接到数据缓冲器和寄存时钟驱动器，其中，寄存时钟驱动器包括控制和地址缓冲器，数据缓冲器被配置为经由DDR接口的数据总线和消息接口提供由主机存储器控制器请求的数据或存储器模块的状态，并且寄存时钟驱动器被配置为基于经由DDR接口的控制和命令总线接收的命令和地址来产生针对数据缓冲器的命令序列，其中，存储器模块的非易失性存储器中存储的数据能够由存储器模块的非易失性存储器控制器异步地访问，其中，DRAM高速缓存中存储的数据能够由存储器主机存储器控制器直接并同步地访问。
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