[实用新型]一种基于FPGA的模拟位同步时钟信号传输及提取电路系统有效
| 申请号： | 201621161067.4 | 申请日： | 2016-11-01 |
| 公开（公告）号： | CN206135932U | 公开（公告）日： | 2017-04-26 |
| 发明（设计）人： | 李曦嵘;徐颖;陈小桥 | 申请（专利权）人： | 武汉大学 |
| 主分类号： | H04J3/06 | 分类号： | H04J3/06 |
| 代理公司： | 武汉科皓知识产权代理事务所(特殊普通合伙)42222 | 代理人： | 彭艳君 |
| 地址： | 430072 湖*** | 国省代码： | 湖北;42 |
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| 摘要： | 本实用新型涉及通信工程技术，具体涉及一种基于FPGA的模拟位同步时钟信号传输及提取电路系统，包括CLK时钟信号，还包括m序列信号产生系统，模拟信道传输系统，位同步时钟提取系统；所述m序列信号产生系统接CLK时钟信号，所述m序列信号产生系统、模拟信道传输系统和位同步时钟提取系统依次连接。该提取电路系统适用时钟频率范围1Hz~1MHz，频率精确度达到10‑5数量级，检测速度快（小于3秒），运行稳定，人机交互良好。能缩短捕捉时间，提高鉴频精度，改善时钟跟踪的准确性和稳定性；减少误码，符合日常多数通信环境。 | ||
| 搜索关键词： | 一种 基于 fpga 模拟 同步 时钟 信号 传输 提取 电路 系统 | ||
【主权项】：
一种基于FPGA的模拟位同步时钟信号传输及提取电路系统，包括CLK时钟信号，其特征在于，还包括m序列信号产生系统，模拟信道传输系统，位同步时钟提取系统；所述m序列信号产生系统接CLK时钟信号，所述m序列信号产生系统、模拟信道传输系统和位同步时钟提取系统依次连接。
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