[实用新型]一种基于FPGA的模拟位同步时钟信号传输及提取电路系统

说明书

技术领域

本实用新型属于通信工程技术领域，尤其涉及一种基于FPGA的模拟位同步时钟信号传输及提取电路系统。

背景技术

在数字通信系统中，所有消息都是由一连串的码元序列传送的，所以接收时需要知道每个码元的起始时刻，以便在恰当的时候取样判决。这就要求接收端必须提供一个位定时脉冲序列，该序列的重复频率与码元速率相同，相位与最佳取样判决时刻一致。这种提取定时脉冲序列的过程称为位同步。同步是数字通讯系统中非常重要的一个问题，而位同步是最基本的同步，同步性能的好坏直接影响通信系统的性能。位同步时钟信号不仅用于监测输进码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。

伪码序列的设计是码分多址（CDMA）数字蜂窝移动通信体制的关键技术之一。伪码序列良好的相关特性和随机性对码分多址通信系统的性能具有决定性的作用。m序列是目前广泛应用的一种伪随机序列，其在通信领域有着广泛的应用，如扩频通信，卫星通信的码分多址，数字数据中的加密、加扰、同步、误码率测量等领域。它容易产生，规律性强，有很好的自相关性和较好的互相关特性，是目前通信系统中应用最多的伪码序列。

实现位同步的方法主要由两类：一类是外同步法，由发送端发送专门的同步信息（常称为导频），接收端将导频信号提取出来作为同步信号的方法。即在基带信号中插入位同步导频信号。另一类是自同步法，即直接从数字基带信号中提取位同步信号。自同步法按照其提取位同步信号的方式，大致可分为滤波法与锁相法。滤波法是利用窄带滤波器对含定时信息的归零二进制序列进行滤波，从中滤除所需要的位同步分量，再进行整形、移相等处理，可得到规则的位同步信号。锁相法是利用锁相环来提取位同步信号。

目前，市面上只有单独的位同步时钟提取方法，通常是锁相环法，但是并没有一整套模拟信号产生—传输—恢复—提取的系统，且传统锁相环法存在诸多不足：

1、传统的时钟同步系统，捕捉时间较长，鉴频精度低，时钟跟踪的准确性和稳定性不够理想；

2、在失锁或切换时钟时抖动剧烈，导致误码几率大大增加。

3、没有考虑到信号在信道传输过程中的衰减及噪声干扰，实际应用条件苛刻，不符合日常通信的大多数环境。

实用新型内容

本实用新型的目的是提出适用时钟频率范围1Hz~1MHz，频率精确度达到10^-5数量级，检测速度快（小于3秒），运行稳定，人机交互良好的一整套基于FPGA的新型模拟位同步时钟信号传输及提取电路系统方案。该系统能缩短捕捉时间，提高鉴频精度，改善时钟跟踪的准确性和稳定性；减少误码，符合日常多数通信环境。

为实现上述目的，本实用新型采用的技术方案是：一种基于FPGA的模拟位同步时钟信号传输及提取电路系统，包括CLK时钟信号，还包括m序列信号产生系统，模拟信道传输系统，位同步时钟提取系统；所述m序列信号产生系统接CLK时钟信号，所述m序列信号产生系统、模拟信道传输系统和位同步时钟提取系统依次连接。

在上述的基于FPGA的模拟位同步时钟信号传输及提取电路系统中，所述m序列信号产生系统包括串联连接的FPGA和逻辑门电路。

在上述的基于FPGA的模拟位同步时钟信号传输及提取电路系统中，所述FPGA输入IO端口连接CLK时钟信号，进行m序列加密，输出m序列同步时钟信号至输出IO端口，与所述逻辑门电路输入端连接。

在上述的基于FPGA的模拟位同步时钟信号传输及提取电路系统中，所述逻辑门电路选用74HC00与非门芯片制作成具有2个非门效果的逻辑门电路，将m序列位同步时钟信号电平转换为TTL电平，用作传输的模拟数字信号。

在上述的基于FPGA的模拟位同步时钟信号传输及提取电路系统中，所述的模拟信道传输系统包括串联连接的无限增益二阶有源低通滤波电路及衰减电路。

在上述的基于FPGA的模拟位同步时钟信号传输及提取电路系统中，所述无限增益二阶有源低通滤波电路选用低噪高速高压摆率运放THS4011制作，为切比雪夫型滤波器，反相输入，设计-3dB点300KHz；用于模拟信号在信道传递过程中高频成分的损失。