[发明专利]卷积运算芯片和通信设备

摘要

本申请提供了一种卷积运算芯片和通信设备，该卷积运算芯片包括：M×N乘法累加器阵列，包括第一乘法累加器窗口，该第一乘法累加窗口的处理单元PE_X,Y用于将PE_X，Y的卷积数据和PE_X，Y的卷积参数进行乘法运算，并将PE_X，Y的卷积参数传输至PE_X，Y+1，将PE_X，Y的卷积数据传输至PE_X‑1，Y+1，分别作为PE_X，Y+1和PE_X‑1，Y+1进行乘法运算的乘数；数据缓存模块，用于向第一乘法累加窗口传输卷积数据和卷积参数；输出控制模块，用于输出卷积结果。本申请的卷积运算芯片和通信设备，能够在提高阵列资源利用率的同时降低RAM访问次数，减小RAM访问压力。

主权项

1.一种卷积运算芯片，其特征在于，包括数据缓存模块、M×N乘法累加器阵列和输出控制模块，其中，所述数据缓存模块用于向所述M×N乘法累加器阵列中的第一乘法累加窗口传输用于卷积运算的多个卷积数据和多个卷积参数，其中，所述多个卷积参数由所述数据缓存模块根据第一卷积参数矩阵确定，所述多个卷积数据由所述数据缓存模块根据第一卷积数据矩阵确定，所述第一卷积参数矩阵为A行B列，所述第一卷积数据矩阵为D行E列，所述第一乘法累加窗口为A行C列，A为大于或等于2的整数，B和C均为大于或等于1的整数，D为大于或等于A的正整数，E为大于或等于max(B,C)的整数，M为大于或等于A的正整数，N为大于或等于C的正整数；所述第一乘法累加窗口包括A×C个处理单元，第i行第j列的处理单元标记为PE_i,j，i按照从小到大的顺序每次取一个整数，依次从1取值到A，对应于i的每一取值，j按照从小到大的顺序每次取一个整数，依次从1取值到C；所述第一乘法累加窗口的处理单元PE_X,Y用于将PE_X,Y的卷积数据和PE_X,Y的卷积参数进行乘法运算，当C大于或等于2时，所述处理单元PE_X,Y还用于将所述PE_X,Y的卷积参数传输至PE_X,Y+1，将所述PE_X,Y的卷积数据传输至PE_X‑1,Y+1，分别作为所述PE_X,Y+1和所述PE_X‑1,Y+1进行乘法运算的乘数，其中，X为大于或等于2且小于或等于A的整数，Y为大于或等于1且小于或等于C‑1的整数，所述PE_X,Y的卷积数据为所述数据缓存模块传输的所述多个卷积数据中的一个卷积数据，所述PE_X,Y的卷积参数为所述数据缓存模块传输的所述多个卷积参数中的一个卷积参数；所述第一乘法累加窗口用于将PE_i,J进行乘法运算得到的乘积进行加法运算以获得卷积结果，其中，J为大于或等于1且小于或等于C的整数；所述输出控制模块用于输出所述卷积结果。