[发明专利]卷积运算芯片和通信设备

说明书

本申请提供了一种卷积运算芯片和通信设备，该卷积运算芯片包括：M×N乘法累加器阵列，包括第一乘法累加器窗口，该第一乘法累加窗口的处理单元PE_X,Y用于将PE_X，Y的卷积数据和PE_X，Y的卷积参数进行乘法运算，并将PE_X，Y的卷积参数传输至PE_X，Y+1，将PE_X，Y的卷积数据传输至PE_X‑1，Y+1，分别作为PE_X，Y+1和PE_X‑1，Y+1进行乘法运算的乘数；数据缓存模块，用于向第一乘法累加窗口传输卷积数据和卷积参数；输出控制模块，用于输出卷积结果。本申请的卷积运算芯片和通信设备，能够在提高阵列资源利用率的同时降低RAM访问次数，减小RAM访问压力。

技术领域

本申请涉及人工智能领域，更具体地，涉及一种卷积运算芯片和通信设备。

背景技术

深度神经网络(Deep Neural Networks，简称“DNN”)技术已经成为人工智能领域的代表性算法，基于深度神经网络技术的字符识别、图像分类或语音识别等关键技术，已经广泛应用于搜索引擎和智能手机等产品中。其中，当前最为有效，且应用最为广泛的神经网络算法是卷积神经网络(Convolutional Neural Network，简称“CNN”)算法，简称“卷积运算”。在现有技术中，CNN算法的核心计算单元是乘加运算，乘法累加器(MultiplicationAccumulator，简称“MAC”)阵列常用于矩阵乘法运算，而卷积运算可以转换为矩阵乘法运算，因此业界广泛采用MAC阵列为计算核心的专用加速硬件，例如，现场可编程门阵列(Field－Programmable Gate Array，FPGA)、专用集成电路(Application SpecificIntegrated Circuits，ASIC)等，以加速卷积运算的运算速度。

在现有技术的方案中，一方面，当MAC阵列中存在多个卷积窗口同时进行卷积运算时，这些卷积窗口分布在MAC阵列中的不同位置，使得MAC阵列不是所有处理单元均会利用到。并且，当MAC阵列的尺寸和多个卷积窗口的尺寸不适配时，MAC阵列的利用率会非常低。另一方面，所谓的卷积运算可以转换成矩阵乘法运算，实际上是将有大量交叠的卷积运算平铺成两个大矩阵，该两个大矩阵之间进行乘法运算。由于两个矩阵中存在大量重复数据，而这些数据都需要从随机存取存储器(Random Access Memory，简称“RAM”)中，通过MAC阵列外部的数据通道，被输入到MAC阵列进行计算。因此存在大量重复数据被从RAM输入到MAC阵列，这样会增加RAM的访问次数。

发明内容

本申请提供了一种卷积运算芯片和通信设备，能够在提高阵列资源利用率的同时降低RAM访问次数，减小RAM访问压力。